これまで、半導体チップ内の電源配線はすべて「表側（前面）」に配置されてきた。しかし、回路の微細化が進む中で、配線が複雑化し、安定した電力供給を行うことが難しくなってきている。この問題を解決するカギを握る技術として注目されているのが、「裏面電源配線ネットワーク（Backside Power Delivery Network：BSPDN）」だ。
BSPDN は、従来と異なり、電源供給ネットワーク全体をシリコンウェハの裏面側に移動させ、そこから電力を供給するという新たな方式。これにより、電源供給の効率化とチップ性能の向上を同時に実現できると期待されている。2024 年から 2025 年にかけて、Intel や TSMC といった大手企業がこの技術の導入を本格化させている。
本稿ではこの BSPDN の現状や、今後の半導体製造にどのような影響を及ぼすかを考察する。
Intel と TSMC、そして EDA ベンダーの BSPDN の今
1.Intel：「Intel PowerVia」で BSPDN 導入に先鞭をつける
Intel は、業界に先駆けて同社の BSPDN 技術「Intel PowerVia」を 20A プロセスノードに導入した。2023 年の時点ですでに実装化にテストに成功している。「Intel PowerVia」の性能は以下のとおり。
- IR ドロップ（電圧低下）を約 30%削減
- 同じ電力条件で 6%の動作速度向上
これにより、AI 処理や高性能 CPU での安定した電力供給と設計自由度の拡大が可能になる。
（出典：https://newsroom.intel.com/client-computing/powervia-intel-achieves-chipmaking-breakthrough）
2.TSMC：成熟した A16 ノードで「Super Power Rail」導入
TSMC は、BSPDN 技術の導入を N2 ノードでは見送り、より成熟した A16 ノードで「Super Power Rail（SPR）」として採用する計画を進めている。A16 ノードは 2026 年中に量産開始予定だという。「Super Power Rail（SPR）」の性能は以下のとおり。
- 同一電圧で 10%の速度向上
- 同一性能で 15~20%の消費電力削減
（出典：https://www.anandtech.com/show/21369/tsmcs-16nm-technology-announced-for-late-2026-a16-with-super-power-rail-bspdn）
3.Cadence と Rapidus：2nm 世代向け EDA 支援フローを構築
日本の Rapidus と米 Cadence は 2024 年 12 月、2nm プロセス向けの AI 活用設計フローを共同開発。BSPDN に対応した電源設計や熱解析も含まれている。また、BSPDN 実装に不可欠な IR ドロップ・電流密度・熱の 3 点解析を統合している。（出典：https://www.cadence.com/en_US/home/company/newsroom/press-releases/pr/2024/cadence-and-rapidus-collaborate-on-leading-edge-2nm.html)
4.Ansys：BSPDN 対応のマルチフィジックス解析ツールを強化
EDA 大手の米 Ansys は、BSPDN 構造を採用する 2nm プロセス向けに RedHawk-SC と Totem といった電力供給と放熱の最適バランス設計を支援する電源・熱設計ツールを 2024 年 6 月に正式対応している。（出典：https://www.ansys.com/news-center/press-releases/6-26-24-ansys-sf2z-certified）
チップの裏側から始まる未来：BSPDN は電源設計の新常識となるか
裏面電源配線（BSPDN）は、単なる物理構造の変更ではない。
これは、電源ネットワーク設計の根本的な見直しであり、ロジック回路の配置自由度、熱設計、集積密度すべてに影響を与えるのだ。
今後、2nm 以降のノードでは BSPDN が「標準技術」となる可能性が高く、EDA ベンダーとの協調設計（co-design）がさらに重要になってくる。
技術者に求められるスキルセットも、電気・熱・構造といった多領域にまたがることになるだろう。
TMH 編集部 坂土直隆