次世代の半導体デバイスは、業界史上最小の微細構造を持つ最先端の半導体チップの製造にかかっています。ロジック、DRAM、NANDデバイスにおけるこれらの極めて微細な構造の製造には、高度なパターニング技術が不可欠です。
高度なパターニングは、今後の技術革新において極めて重要です。
高度なパターニングには、高度な半導体デバイスにおいて、しばしば原子数個分の幅しかない極めて微細で精密な構造を形成するための、高度な堆積、エッチング、リソグラフィのツールと技術が用いられます。これらの技術により、メーカーは1つのチップにより多くのトランジスタを搭載し、メモリデバイスとロジックデバイスの両方において、全体的な性能と機能を向上させることができます。
全体的な性能向上に加えて、高度なパターニング技術の使用は、従来のパターニング方法と比較して、より広いプロセスウィンドウを生み出し、より小型化において、歩留まりの向上、欠陥の低減、コスト効率の向上を実現します。
最終的に回路となるパターンをウェハ上に作成する重要なステップの一つは、リソグラフィスキャナによる露光です。露光とは、スキャナ内で、チップの1層のパターンが刻まれたフォトマスクに光を透過または反射させるプロセスを指します。パターン化された後、光はスキャナのミラーに投影され、フォトレジストと呼ばれる感光材料でコーティングされたウェハに到達するまで、4分の1に縮小されます。
ラムリサーチは、EUV露光の前後に使用される革新的なAether®ドライフォトレジスト堆積・現像プロセスにより、極端紫外線（EUV）プロセスをサポートしています。
シングルパターニング法は、チップの1つの層に所望のパターンを1回の露光ステップで作成します。半導体メーカーは、リソグラフィープロセスがチップパターンの最小パターンに必要な解像度を達成できる限り、シングルパターニングが最もシンプルで費用対効果の高い方法であるため、多くの場合シングルパターニングを好みます。
チップサイズが縮小し、トランジスタ密度が高まるにつれて、より高性能なスキャナとプロセスに切り替えるか、マルチパターニング戦略を採用するかの選択が必要になります。以下は、現在使用されているマルチパターニング技術の一部です。
より微細なパターンと高密度パターンへのニーズが、高度な露光ツールの開発を上回っているため、マルチパターニング技術が登場しています。このアプローチでは、複数のフォトマスクと露光を加算的に使用することで、単一のリソグラフィ露光の解像度限界を超える高精度でコンパクトなパターンを作成します。
複数の露光を管理するとパターンの忠実度が複雑になり、配置精度が低下する可能性がありますが、これらの技術は、現代のチップ設計に求められる複雑なレイアウトを作成するために不可欠です。
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