3NMノードにおけるBEOLパターン形成の課題を克服

重要なプロセスパラメータの制御は、エッジ配置誤差（EPE）の管理に不可欠です。
シミュレーションの結果、最小ラインCD成功基準を満たした実行はわずか9.75%にとどまりました。

相補型金属酸化膜半導体（CMOS）の面積はノードごとに50%縮小しており、配線のCD（限界寸法）とピッチ（または間隔）に対する要求は厳しくなっています。

金属ピッチ寸法が18nm以下でなければならないN3ノードでは、配線における主要な課題の一つは、CDとエッジ配置誤差（EPE）に対する十分なプロセスマージンを確保することです。

将来のテクノロジーノードにおけるCDグレーティングを実現するには、自己整合型ダブル/クアドラプル/オクタプルパターニング（SADP/SAQP/SAOP）やマルチリソエッチング（LE）パターニングといったマルチパターニング手法と、193iリソグラフィやEUVリソグラフィとの組み合わせが必要です。3,4,5

Semiverse® Solutionsの一部であるSEMulator3D®仮想製造技術は、実験計画法（DOE）に使用され、EPEを評価し、先進的な18nmおよび16nmメタルピッチ（MP）BEOLのパターニング能力を実証しました。

プロセスモデルを用いて、プロセス変動とパターニング感度がEPEの変動性に与える影響を調査しました。シミュレーションにより、EPEを適切に制御するために制御する必要がある重要なプロセスパラメータと、対応するプロセスウィンドウが特定されました。

18nm BEOLプロセスのシミュレーション

N3ノードで使用される18nm MP BEOLプロセスフローとして、セルフアラインブロックを用いたセルフアラインリソエッチング（SALELE）方式が提案されました。この方式の利点は、BEOLにダミーメタルを使用しないため、寄生容量を低減できることです。

図1は、プロセスモデルで使用される主要なプロセスステップを示しています。

図1. 18nm MP SALELEのプロセスフロー全体のシミュレーション。

図2は、DOEシミュレーションで使用された選択されたプロセスパラメータと対応する範囲値を示しています。ラインとブロックの寸法に影響を与える可能性のある複数のプロセスパラメータは、均一なモンテカルロ分布を用いてシミュレーション中に変化させました。

図2. 変化させたプロセスパラメータと結果。

本研究では、3つの困難なEPE測定を評価しました。

EPE1：リソエッチング1（LE1）用に印刷されたシリコンマンドレルとリソエッチング2（LE2）用に印刷されたシリコンオキシカーバイド線との間のギャップのEPE計算

EPE2：BL1エッチング後に印刷されたBL1（ブロック1）マスクと印刷されたLE1線との間のギャップのEPE計算

EPE3：BL2エッチング後に印刷されたBL2（ブロック2）マスクと印刷されたLE2線との間のギャップのEPE計算

SEMulator3Dにおいて、均一分布を用いたモンテカルロシミュレーションを800回実行しました。各シミュレーションイベントについて、仮想測定を用いてEPEを抽出しました。シミュレーションでは、プロセス変動（図2）がEPEの課題に与える影響を調査するために、プロセス感度分析を実施しました。

線寸法とEPEに影響を与える可能性のある最も重要なプロセスパラメータは、SEMulator3D® Analyticsモジュールを使用して自動的に特定されました。プロセス感度分析を実施し、各EPE課題における最も重要なパラメータの影響を調査しました。

DOE結果

図3は、EPE1：LE2をLE1上に配置した場合のEPE感度分析プロットを示しています。スペーサー厚は、LE2とLE1の線分間のギャップを定義します。EPE1はスペーサー厚の変動に大きく依存し、LE1とLE2のリソバイアス変動の影響は小さくなります。

図3：EPE1（LE2をLE1上に配置）のEPE感度分析プロット。(a)、(b)、(c)は、重要なパラメータを固定した条件におけるEPE1の結果の上面図を示しています。

図3で使用したのと同じEPE感度分析手法をEPE2とEPE3に適用しました。EPEのプロセス感度分析プロットにより、3つすべて（EPE1、EPE2、EPE3）について許容可能なプロセスウィンドウを特定することができました。

図4は、前述の重要なプロセスパラメータについて、プロセスモデルから抽出したEPEプロセスウィンドウをまとめたものです。

図4：EPE成功基準を満たすためのEPEプロセスウィンドウ要件（EPE最適モデル±10%）。

EPEの課題を回避するために必要なプロセスウィンドウを評価するとともに、各シミュレーション実行において最小ラインCDを仮想的に測定しました。図5は、ラインCD成功基準（8nm
シミュレーション結果によると、8nm～10nmの最小ラインCDを示した実行はわずか9.75%でした。したがって、EPEの課題に加えて、最小ラインCD制御は重要であり、プロセスウィンドウ定義の一部として考慮する必要があります。

図5：最小ラインCD成功基準（8nm
この研究は、仮想製造が次世代インターコネクト技術に不可欠なプロセスウィンドウとマージンを特定するための強力なツールであることを示しています。重要なプロセスパラメータをシミュレーションおよび分析することで、エンジニアは歩留まりを制限する障害に積極的に対処し、最小ラインCDとEPE制御の両方を最適化できます。これらの知見は、3nmノード以降の半導体製造の進歩に不可欠です。

著者はLuka Kljucar氏とimecに感謝の意を表します。本研究は、14ACMOS ECSEL Joint Undertakingの支援を受けました。

参考文献

1 P. Raghavan、F. Firouzi、L. Matti、P. Debacker、R. Baert、S. M. Y. Sherazi、D. Trivkovic、V. Gerousis、M. Dusa、J. Ryckaert、Z. Tokei、D. Verkest、G. McIntyre、K. Ronse、「N7-N5の低消費電力・高密度化のためのメタルスタック最適化」、Proc. SPIE 9781、Design-Process-Technology Co-optimization for Manufacturability X、97810Q（2016年3月28日）。

2 J. Ryckaert、P. Raghavan、P. Schuddinck、H. Bao Trong、A. Mallik、S. S. Sakhare、B. Chava、Y. Sherazi、P. Leray、A. Mercha、J. Bömmels、G. R. McIntyre、K. G. Ronse、A. Thean、Z. Tökei、A. Steegen、D. Verkest、「N7以降のDTCO：パターン形成と電気的特性の妥協点と可能性」、Proc. SPIE 9427、製造性のための設計・プロセス・テクノロジー協調最適化IX、94270C（2015年3月18日）。

3 S. Decoster, F. Lazzarino, L. Petersen Barbosa Lima, W. Li, J. Versluijs, “Exploration of BEOL line-space patterning options at 12 nm half-pitch and below,” Proc. SPIE 10589, 105890E (2018).

4 F. Lazzarino, N. Mohanty, Y. Feurprier, L. Huli, V. Luong, “Self-aligned block technology: a step towards further scaling,” Proc. SPIE 10149, 1014908 (2017).

5 S. Decoster, F. Lazzarino, D. Vangoidsenhoven, V. M. B. Carballo, A.-H. Tamaddon、E. Kesters、C. Lorant「20nm以下のピッチをターゲットとしたEUVベースのセルフアライン・マルチパターニングオプションの探究」、Proc. SPIE 2019、10960、Advances in Patterning Materials and Processes XXXVI、109600L（2019年3月25日）。

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