最適なエッチング結果を得るためのダミーパターン設計に関するケーススタディ
バーチャルツインとプロセスモデリングは、長時間にわたる製造・テストサイクルを大幅に短縮します。
エンジニアは、均一性や歩留まりに影響を与えるエッチング負荷効果などの欠陥を検出できます。
標準的な電子設計自動化（EDA）ツールを使用して半導体レイアウトを作成し、目標とする性能仕様を備えたデバイスを製造できます。しかしながら、設計者は経験から、半導体製造装置のプロセス能力が、理想的なデバイスレイアウトであっても、デバイスの歩留まりと性能を制限する可能性があることを学んでいます。
レイアウト内のすべてのポリゴンが事前に定義された設計ルールに準拠している場合でも、新しいプロセスや装置の能力は、設計開発中に新たな課題を生み出します。通常、設計者は設計サイクル中にプロセスエンジニアからフィードバックを受け、実際のウェーハテスト結果を補正するために元のレイアウトを調整します。
半導体開発における製品リリースサイクルは、フィードバックと学習サイクルの数（学習曲線）に大きく影響されます。コストの増加は言うまでもありません。ウェーハ上で異なるレイアウトを製造するには数か月かかる場合があり、製品の大幅な遅延につながります。エンジニアは、市場投入までの時間を短縮するために、こうした「構築とテスト」の学習サイクルを削減するより良い方法を必要としています。
半導体開発期間を短縮する最良の方法の1つは、既知のデバイス物理特性と蓄積されたデバイスデータを用いて、提案する半導体デバイスのバーチャルツインまたはデジタルツインを構築することです。
あらゆるウェーハ製造プロセスは貴重なデータを提供し、それらを用いてバーチャルツインを構築し、将来のプロセス挙動を予測することができます。
過去のウェーハデータを用いて物理ベースのプロセスモデルを較正し、最適な設計・製造戦略を策定することができます。
本研究では、プロセスモデリングを用いて半導体設計を最適化するために、シンプルな例と実証済みの3段階の手法を用います。
1. 問題の定義
この例では、プロセスエンジニアがスリットエッチングを含むメモリデバイスのプロセスレシピを開発します。ウェーハ上にデバイスを製造した際に、エンジニアはスリットエッチング構造の底部に均一性の問題があることを知ります（図1参照）。
この均一性の問題は、エッチングローディング効果によって引き起こされます。デバイスパターンの密度がウェーハ上のエッチング速度に影響を与え、エッチング結果が不均一になる可能性があります。エンジニアはこの効果をよく理解しているため、レイアウト設計者にダミーパターンを追加してレイアウトを修正するよう指示します。エンジニアはダミーパターンがエッチングローディング効果を改善できることを認識していました。しかし、エンジニアとレイアウト設計者の両者は、スリットの底部に均一で平坦な表面を生成するダミーレイアウトパターンの種類を正確に把握していませんでした。
図1：エッチング結果シミュレーションの上面図（左）、エッチング結果の断面図（中央）、シミュレーションモデルから抽出した底面プロファイル（右）。
2. プロセス挙動を定量化するためのエッチングプロセスモデルの開発
エンジニアは、ウェーハプロセスの実際の挙動を模倣し、エッチングローディング効果の影響を定量化するために、エッチングプロセスの仮想ツイン（プロセスモデル）を作成することにしました。エンジニアの目標は、新たに追加されたダミーパターンの密度とスリットパターンのエッチング深さ（および均一性）の関係を明らかにすることです。
図2：（左）ダミーパターンのエッチングシミュレーションモデル。（右）：エッチングシミュレーションでは、エッチング深さと開口幅を比較すると、2つの異なる領域（上下の矢印）が表示されます。
既存のエッチングプロセスモデル（図2）には2つの異なる作用メカニズムが含まれており、ダミーパターンの開口が小さい場合と大きい場合で異なる挙動を示します。そのため、底面エッチングプロファイルを最適化するレイアウトパターンを決定することが困難です。
3. 統計分析を実行して重要なパラメータを特定する
「設計通り」のレイアウトは、目標のスリット幅10 nmで生成されました。プロセスエンジニアは、プロセスモデル（図3）を使用してスリット間にダミーパターンを追加することで、エッチング底面の均一性を向上させることにしました。理論上、ダミーパターンはより大きな開口部を生成し、エッチングプロセスを遅くするはずです。
図3（左）：元のレイアウト。（右）：エッチングプロセス中により大きな開口部を生成するために、ダミーパターン（緑色）を追加した修正後のレイアウト。
ダミーパターン幅とエッチング均一性の関係を明らかにするため、エンジニアはプロセスモデルに9つの測定点を設定し、エッチングプロセス後に残る材料の厚さの標準偏差を定量化します（図4）。
図4：エッチング均一性を定量化するために使用する測定点。エッチング均一性は、残存膜の厚さの標準偏差によって定義されます。
次に、エンジニアはDOE（実験計画法）を実行し、統計分析を用いてエッチング深さと均一性に影響を与える最も重要なパラメータを特定します。エンジニアは、ダミーパターンのYバイアスが最も重要なパラメータであることを発見しました（図5）。
図5：統計解析結果から、最も重要なパラメータはダミーパターンのYバイアスであることが示されています。
さらに統計解析を行い、エッチング均一性を最適化するために、ダミーパターンの最適なYバイアスを求めます。エンジニアは、現在のエッチングプロセスのモデルを用いて、9つの測定点におけるエッチング深さの標準偏差を最小化するダミーパターンの最適なYバイアスを求めます（図6）。
図6（左）：統計解析に基づくダミーパターンの最適なYバイアス。（右）：最適なYバイアスを用いたエッチングシミュレーション結果。
結論
半導体技術と製造が複雑化するにつれて、現実世界のプロセス能力によって、「理想的」とされる設計が実際の製造結果から乖離するようになります。この例が示すように。
レイアウト設計者とプロセスエンジニアは協力し、製造プロセスの制限を特定し、プロセス制限が理想的なレイアウトに与える影響を理解する必要があります。そうでなければ、シリコンウェーハ、高価な製造装置、そして（最も重要な）時間がウェーハベースのテストに無駄になってしまいます。
物理ベースのプロセスモデルと既知のプロセス結果のデータベースを用いることで、各プロセスの仮想ツインを作成し、最適なプロセスソリューションをより迅速に特定することができます。そして、プロセスモデルと限られたシリコンベースのデータを用いて、半導体製造の仮想ツインを作成し、「ビルド＆テスト」サイクルを短縮し、市場投入までの時間を短縮することができます。
James Kimは、Semiverse® Solutionsのシニア半導体プロセス＆インテグレーションエンジニアです。
関連記事
SEMulator3D®が3D NANDフラッシュメモリの層間変形を解明
Semiverse®ソリューションの活用：半導体仮想製造の4つの主要ユースケース
先端ロジックデバイスにおける機械的変形の解析による歩留まり向上
出典: 元記事を読む
※現在お読みいただいているこの記事は、国内外のニュースソース等から取得した情報を自動翻訳した上で掲載しています。
内容には翻訳による解釈の違いが生じる場合があり、また取得時の状況により本文以外の情報や改行、表などが正しく反映されない場合がございます。
順次改善に努めてまいりますので、参考情報としてご活用いただき、必要に応じて原文の確認をおすすめいたします。