高度なロジックチップが小型化するにつれて、電圧損失が増加する可能性があります。
新たな解決策として、SABCアーキテクチャを採用した裏面電源供給ネットワークが挙げられます。
問題：次世代ロジックデバイスに対応するために金属ピッチが微細化するにつれ、従来の表面接続におけるIR（電圧）降下が大きな課題となっています。1,2
チップの金属配線を電気が流れる際、配線の抵抗により電圧の一部が失われます。
電圧降下が大きすぎると、チップのトランジスタは十分な電力を供給できず、動作速度が低下したり、故障したりする可能性があります。
さらに、バックエンド・オブ・ライン（BEOL）の金属配線とビアの抵抗は劇的に増加しています。3
解決策：バックサイド電源供給ネットワーク（BSPDN）はこれらの課題に対処でき、現在、フロントサイド電源供給およびコンタクト方式の代替として広く研究されています。4
GAAデバイスにおけるDBCとSABCの仮想比較スタディ
Semiverse® Solutionsチームは、SEMulator3D®を使用して、BSPDNを使用するゲート・オール・アラウンド（GAA）デバイスを解析する仮想スタディを実施しました。
実験計画法（DOE）では、ダイレクト・バックサイド・コンタクト（DBC）アーキテクチャを採用したGAAデバイスのプロセスウィンドウに焦点を当て、セルフアライン・バックサイド・コンタクト（SABC）アーキテクチャを採用したGAAデバイスのプロセスウィンドウと比較しました。
コンタクトをソース/ドレイン構造に接続するために使用されるDBCアーキテクチャは、高度なGAAトランジスタで使用する場合、深いシリコンエッチング、小さなエッジ配置誤差（EPE）、そして正確なアライメントを必要とします。
Semiverse Solutionsチームは、SABC方式がこれらの精密なアライメント課題に対処できるかどうかを検証するために、仮想実験を実施しました。
デバイスのプロセスウィンドウを分析することで、エンジニアや研究者は、デバイスが性能と品質要件を満たしながら確実に製造できる製造条件の範囲を把握できます。
異なるアーキテクチャのプロセスウィンドウを比較することで、研究者はどの設計が製造ばらつきに対する許容度が高く、欠陥が少なく、全体的な性能が優れているかを特定できます。
図1は、提案されているSABC方式の主要な統合（プロセス）ステップを示しています。これらのプロセスステップは、一般的なGAAロジックプロセスの製造フローで使用されるステップと同様です。
図1. 提案されているセルフアライメントバックサイドコンタクト（SABC）方式の製造プロセスフロー
研究方法
チームは、シリコン貫通電極（TSV）の最小臨界寸法（CD）、オーバーレイ、オーバーエッチング量を変化させた複数の仮想製造実験を実施しました。
発生したオープンおよびショートの数（構造内のネット数）、High-kダメージ（High-k材料の体積変化）、および標準構造の裏面コンタクト面積について、仮想測定が行われました。
製造成功基準は以下のように規定されました。
裏面コンタクト面積（CTからエピタキシーまで）：150 nm²以上
High-kダメージ：20 nm³未満
メタルゲートショートへの接触なし
これらの基準を用いて、DOEにおける各仮想実験の結果を「合格」または「不合格」イベントに分類しました。
SABCは先端ロジックノードの歩留まり向上を示唆
DOEの結果は、SABCおよびDBCコンタクト方式の両方について、様々なCD、オーバーレイ、およびオーバーエッチング量におけるプロセスウィンドウ等高線図のセットとして図2に示されています。図2の緑色の領域は「合格」結果を示し、赤色の領域は「不合格」イベントを示しています。
図2. SABCとDBCのプロセスウィンドウの比較
SABCアプローチは自己整合機能を備えているため、DBCアーキテクチャよりもはるかに広いプロセスウィンドウ（緑色の領域が大きい）を実現します。
DBCプロセスウィンドウは非常に狭く、特にTSVが10nmオーバーエッチングまたはアンダーエッチングされている場合に顕著です。TSVの故障は、High-kダメージ、過剰なオーバーエッチングによるソース・ドレイン・メタルゲート間のショート、TSVアンダーエッチングによるコンタクト領域の縮小、TSV CDの拡大とオーバーレイエラーによるEPEの増加といった形で現れます。
この仮想実験では、裏面電力に対するSABCアプローチは、TSVプロセスにおけるEPEとオーバーエッチングの変動を最小限に抑え、DBCアプローチよりもはるかに広く安定したプロセスウィンドウを提供することが実証されました。SABCは、先端ロジックノードでの使用に有望であり、ロジックデバイスのさらなる微細化を支える可能性があります。
1 Y. Fang他、「ECOのための機械学習ベースの動的IRドロップ予測」 IEEE/ACM 国際コンピュータ支援設計会議、pp. 1-7、2018年。
2 Cliff Hou 他、IEEE 国際固体回路会議 (ISSCC)、pp. 8-13、2017年。
3 K. Croes 他、IEDM Tech. Dig.、12月、pp. 5.3.1–5.3.4、2018年。
4 A. Veloso 他、Symp. VLSI Technol、2021年6月。
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