AI革命は高度なパッケージングにかかっている

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高度なパッケージングは​​、AIコンピューティングとメモリの文字通りの構成要素です。
これらの構造の市場は、今後大幅に成長すると予測されています。

私たちは日々、人工知能（AI）の新たなユースケースを発見しています。AIは、私たちの質問に答え、メールを作成し、動画を作成・編集し、トランスクリプトやコードを要約するなど、様々な機能を提供します。大規模言語モデル（LLM）の処理に特有の計算要件に対応するように特別に設計されたAIチップが、これらの高度なサービスを可能にしています。

AIには膨大な計算能力が必要であるため、Intel、AMD、NVIDIAなどのチップ設計者はその要求に応えようとしており、現在ではGoogle、Meta、Amazon、Teslaなどの企業もこれに加わり、高度なAIチップの設計・製造に取り組んでいます。

これらのAIチップメーカーは、どこで最も大きな飛躍を遂げているのでしょうか？その答えは、高度なパッケージングです。

パッケージングの利点：AIのパフォーマンスと効率の向上

複数のチップ（またはチップレット）とコンポーネントを1つのチップに統合する高度なパッケージングを考える方法の一つは、ビルディングブロックです。このビルディングブロック方式により、チップコンポーネントが水平レイアウトに制限されなくなり、ムーアの法則の限界を押し広げることができます。

グラフィックス・プロセッシング・ユニット（GPU）とメモリチップ（個々のチップを1つの大きなチップにまとめたもの）は、デバイス内のチップの用途に最適な方法でチップレットを接続するためのさまざまな技術と設計を活用することで、データと電力を迅速かつ効率的に移動できるように構成できます。

AIパッケージングの主な推進力と利点は次のとおりです。

最適化されたパフォーマンス：メモリとプロセッサをパッケージ化することで、データ転送が大幅に効率化され、AIアプリケーションに必要な高速で強力な機能を提供します。

電力：高度なパッケージングを使用して製造されたデバイスは、コンポーネントのレイアウトと相互接続を最適化することで、エネルギー効率が向上します。

フォームファクター：コンポーネントを垂直に積み重ねることで、高度なパッケージングは​​、より小型でポータブルなデバイスに対する高まる需要にメーカーが対応するのに役立ちます。
コスト：チップをチップレットに分割することで、すべてのチップを最新の高価な単一ノード製造プロセスに依存させるのではなく、各チップレットに最もコスト効率の高い製造技術を適用できます。これによりコスト削減が実現します。

CoWoSパッケージ：NVIDIAのH100 AIチップの例

NVIDIAのH100 AIチップは、CoWoS（Chip on Wafer on Substrate）パッケージの一例です。このチップは、1つの高性能GPUと6つの高帯域幅メモリ（HBM）スタックを搭載しており、各スタックは8～12個のHBMメモリチップを垂直に接続して形成されています。GPUとHBMスタック（チップレット）は別々に製造され、シリコンウェハ上で接合された後、個別にパッケージ化されたチップに切断されます。パッケージ化された各チップは、高密度インターコネクト（HDI）基板（基板）に接着されます。これが、CoWoS（Chip on Wafer on Substrate）パッケージの由来です。

HBMダイ（チップは一般的にこのように呼ばれます）は1つのスタックタワーに集められ、GPUはシリコンウェーハ上のスタック（インターポーザ層と呼ばれる）の間に配置されます。2.5Dと呼ばれるこの構成では、GPUは2Dの水平面上に配置され、HBMは3D構成で積み重ねられます。

高帯域幅メモリ（HBM）スタックの進化は、メモリチップの層を垂直方向に接続することで形成されます。

CoWoS設計のもう1つの例として、有機インターポーザ内に埋め込まれたシリコンブリッジが挙げられます。インターポーザにシリコンやガラスではなく有機材料を使用することで、層はより柔軟で軽量かつ低コストになります。HBMとGPUダイ間のブリッジとして機能する有機インターポーザ内にシリコンを埋め込むことで、チップメーカーはオールシリコンインターポーザのコストを削減し、レチクルの限界を超えてパッケージサイズを拡大し、より大型で複雑、かつ高性能なデバイスを製造できます。

有機インターポーザー（右）は、シリコンやガラス製のものよりも柔軟性、軽量性、そして低コストです。

先端パッケージングにおける接続の種類

ビルディングブロック方式で最もよく使用される4つの接続は、以下のとおりです。

バンプ：ダイをパッケージや他のコンポーネントに接続する突出した導電構造です。バンプは、チップの動作に必要な電気的接続を提供します。

再配線層（RDL）：この層は、水平面上の非常に細い銅線を介して半導体パッケージのある部分を別の部分に接続し、データ、電源、およびグランド信号の転送を可能にします。

シリコン貫通ビア（TSV）：シリコン層を貫通する小さな垂直の穴を通る金属接続で、層上部のチップレットが他のチップレットに接続できるようにします。

ハイブリッドボンディングインターコネクト（HBI）：チップ層間の強力な接着結合により、構造的なサポートが提供され、チップ間のデータフローが可能になり、放熱も行われます。

チップ内の接続はバックエンド・オブ・ライン（BEOL）と呼ばれ、チップ内のコンポーネントを接続する複雑な配線ネットワークです。BEOLは、本質的には、構成要素がより高速、小型、かつ効率的に連携できるようにするためのインフラストラクチャです。

先端パッケージングにおけるフロントエンドプロセス

先端パッケージングの概念は、従来の集積回路パッケージングと同様にバックエンドプロセスと見なされており、数十年前から存在しています。今日の先端パッケージングは​​、ファブで実行されるフロントエンドプロセスに依存しています。

例えば、Uバンプ/RDLパッケージングプロセスでは、まず、物理蒸着（PVD）によって、搬入されたウェーハ上に薄膜バリアが堆積されます。この膜上にフォトレジスト材料を堆積することで、ウェーハのパターンが形成されます。次に、ウェーハは「デスカム」と呼ばれるフォトレジスト残留物を除去するプロセスを経て、電気めっきプロセスで材料が堆積されます。最後に、残ったフォトレジスト材料がウェーハから剥離され、PVD膜がエッチングで除去されます。これらのプロセスは、パッケージ内のチップレットの作成にも使用されます。

TSVパッケージングは​​はるかに複雑です。ウェハ上にパターンマスクを作成し、エッチングによってフィルムを選択的に除去してチップの特徴を定義します。エッチング後、洗浄によってフォトレジストの残留物とエッチング中にウェハ上に堆積した残留粒子を除去します。次に、PVDと電気めっきによってウェハ上にフィルムバリアを堆積し、TSV接続を形成します。次に、電気めっき中に堆積した余分な材料を除去するためにチップを研磨し、キャリアに取り付けて上下反転します。最後に、ウェハの露出面を研磨し、TSVを露出させるようにエッチングした後、パッシベーションと呼ばれるプロセスで保護フィルムをコーティングします。

Lamは20年以上にわたり、先端パッケージング市場に参入しています。当社のツールは、バンプ、ピラー、RDL、TSV、TDV、TGV、ハイブリッドボンディングの作成をサポートしています。

TSV：シリコンウェーハの厚さ全体を貫通する垂直接続で、チップの異なる層を接続し、3Dインテグレーションを可能にします。
誘電体貫通ビア（TDV）：再構成されたチップを貫通する垂直接続で、チップ内の層を接続し、3Dインテグレーションを可能にします。
ガラス貫通ビア（TGV）：ガラスインターポーザ層を貫通する垂直接続で、複数のチップを3Dスタックで接続します。

TSV形成：3Dインテグレーションの鍵

高アスペクト比（HAR）のフィーチャの場合、TSV形成にはHARエッチング、コンフォーマルデポジション、そして一貫したTSV充填が必要です。これらはすべて、Lamツールによって実現されます。

Syndion®製品は優れたエッチング速度を特徴とし、側壁の粗さを最小限に抑えた均一な穴を形成するため、チップの欠陥が少なくなります。
Striker® ALDデポジション製品は、優れたコンフォーマル性、電気的信頼性、そして低収縮を実現し、チップ全体にわたるデータと電力の安定した流れを保証します。
SABRE® 3Dエレクトロフィル製品ファミリーは、幅広いTSVサイズに対してボイドフリーの充填を実現し、ウェーハ上での性能安定性も確保できるため、複雑なチップの設計において幅広い可能性を実現します。

RDL形成：先端パッケージングのための接続の確立

ラムリサーチの技術は、チップからより広い面積にI/Oをファンアウトするために必要な接続を確立する上で重要な再配線層（RDL）の形成を容易にします。この技術は、先端パッケージングによって実現されるより小さなフットプリントにおいて、性能と機能の向上をサポートします。

TurboCell HW洗浄は、メーカーが抱える2つの主要な課題を解決することで、RDLインターポーザーの形成に効果的であることが実証されています。

ファインラインRDL：標準的なエッチングプロセスを用いて5×5マイクロメートル未満のRDL銅配線をめっきすると、臨界寸法（CD）の損失、側壁の荒れ、アンダーカットが発生する可能性があります。これらはすべて、配線品質の低下を招き、ひいてはシグナルインテグリティの低下につながります。さらに、その小さなサイズでは、材料間の熱膨張係数（CTE）の不一致により、細い銅線が反ったり断線したりする可能性があります。しかし、TurboCell HWめっきプロセスを使用した独自の技術により、薄いシード上でも均一性が向上し、下流のシードオーバーエッチングプロセスを短縮できます。さらに、ナノツイン（材料内に存在する、わずか数原子の厚さの微細な平行構造）を使用することで、銅線はより強固になり、断線しにくくなります。
メガピラー：標準プロセスを使用して150×150マイクロメートルを超える銅ピラーを製造する場合、速度が上昇するにつれてピラーの高さの精度が低下します。しかし、プロセスを遅くするとコストが増加します。不均一なピラーを平坦化するために、研削工程が採用されています。当社の次世代TurboCell HW洗浄プロセスは、より均一なピラーを実現し、研削工程の短縮によってコストを削減します。

PLPサポート：パネルレベル・パッケージングの進歩

先端パッケージングにおけるもう一つの進歩は、パネルレベル・パッケージング（PLP）です。これは、集積回路（IC）を1枚のパネルに実装・パッケージングし、個々のパッケージに分割する前に一括してテストするものです。Lam社のKallisto®およびPhoenixパネルプレーターはPLPをサポートし、以下の利点を備えています。

シリコンウェーハよりも高いIC密度をパネル上に実現できるため、全体的なフットプリントとコストを削減できます。

個々のダイの取り扱いやテストなど、パッケージングプロセスから一部のステップを削減することで、製造コストを削減できます。

深さの均一性：先端パッケージングにおける一貫性の確保

先端パッケージングにおける最大の課題の一つは、TSVエッチングが完了した後、ウェーハ上の数十万個のTSVホールの深さを測定し、均一性を確認することです。これはウェーハの断面を検査することで実現できますが、すべてのウェーハの断面を検査することは現実的ではありません。

そこで、Lam ResearchのMetior®計測ツールシリーズが登場しました。製造前後のすべてのウェーハの測定値を比較することで、エンジニアは欠陥のあるウェーハを特定できます。この方法を用いることで、ウェーハを破壊することなく（つまり、物理的な寸法を測定するためにウェーハを割る必要もなく）、低コストで多数のウェーハを評価できます。

AIのブレークスルー：先進パッケージングの役割

AIアプリケーションの需要が急増する中、先進パッケージングは​​イノベーションとパフォーマンスの向上を推進する上で極めて重要な役割を果たすでしょう。Lam Researchは、最先端の装置ソリューションを提供することに尽力しており、業界が将来の課題と機会に対応できるよう支援しています。パッケージング技術のブレークスルーを実現することで、Lam Researchは次世代AIチップの開発に貢献し、AI革命を加速させ、その潜在能力を最大限に引き出しています。

Chee Ping Leeは、Lam Researchの先進パッケージング戦略マーケティング担当マネージングディレクターです。

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