2025年、生成AIはモデル開発フェーズから社会実装フェーズへと移行した。AIチップには演算性能だけでなく、熱管理・通信帯域・消費電力といった物理的制約を克服する新たなアプローチが求められており、先端パッケージングはこの要求に応える中心技術となっている。
このため、半導体チップを高い密度で接続するためのパッケージング技術であるCoWoSや、半導体チップをパネル状の基板に搭載し、そこで再配線層を形成する技術であるFOPLPが注目を集めている。
本記事では、最新の発表や設備投資情報をもとに、生成AIに対応するCoWoSやFOPLPの最新動向、さらには材料・装置の進化を考察する。
生成AIを支える3つの実装トレンド
まずは、最新の生成AIを支えるCoWoS、FOPLP、Fan-outの最新動向を紹介する。
1.CoWoSの進化──NVIDIAが採用した「CoWoS-L」とTSMCの増産計画
NVIDIAのジェンスン・フアンCEOは2025年1月、台湾台中市にあるシリコンウェア・プレシジョン・インダストリーズ社（SPIL）のタンケ工場の開所式で、NVIDIAの最新GPU「Blackwell」シリーズにTSMCのCoWoS-L（Large）技術を採用していることを明言した。これにより、2500mm²超のインターポーザ上にGPUとHBMを複数同時に搭載する超高密度パッケージングが実現した。
一方、TSMCはこのような需要の拡大に応えるため、2024年の月産35,000枚から2025年に75,000枚へと倍増させる計画を進めており、2026年末には約90,000枚に達する見込みである。
2. FOPLP技術の進化──AmkorとASEが推進する高密度実装
Fan-out Panel Level Packaging（FOPLP）は、高演算チップやエッジAIに最適な構造として注目を集めている。
米Amkor Technologyは、650mm x 650mmの大型パネルを用いたFOPLPプラットフォーム上で「Low Loss, High Reliability（LLHR）」パッケージを2025年に発表。これは、5 月 27 日から 30 日まで、アメリカ・テキサス州ダラスのゲイロード テキサン リゾート & コンベンション センターで開催された「ECTC 2025」に出展された。EUV露光と併用することで、微細な再配線（RDL）と熱信頼性の両立を図る（出典元：Amkor公式イベントページ：https://amkor.com/events/ectc-2025/）。
また、台湾ASEは「Heterogeneous Integration（HI）」を軸としたFan-out技術を展開。異なるチップ機能を統合する構成により、AI、車載、スマートフォン向けに柔軟なシステムインパッケージ（SiP）を実現している（出典元：ASE公式：https://ase.aseglobal.com/heterogeneous-integration/）。
3.材料・装置の進化──低Dk樹脂と1μm対応スパッタ装置
住友ベークライトは、2024年に完成した台湾・高雄の新工場を基盤に、2025年より本格的に低誘電率（Low-Dk）封止材の供給を強化している。これにより、伝送損失と熱拡散のトレードオフを克服し、Fan-outや2.5D/3Dパッケージ向け材料の需要に応える方針だ（出典元：https://www.sumibe.co.jp/english/topics/2024/it-materials/0311_01/index.html）。 東京エレクトロン（TEL）は2024年末に、1μm以下の再配線層（RDL）形成に対応する新型スパッタ装置「LEXIA™-EX」を発表。3D-ICやSoIC、H-Cubeなど先端スタック技術にも対応し、2025年下期以降の量産導入開始を進めている（出典元：https://www.tel.com/news/product/2024/20241209_002.html）。
パッケージ主導のAI設計へ──変わる競争軸
こうしてみると、生成AIの進化により、SoCやメモリ自体の性能だけでなく、それをいかにパッケージングするかが性能を左右する決定要因となってきたと言える。CoWoSの供給能力がGPU製品の出荷時期を左右し、Fan-outの設計自由度がSoCの構成戦略を決定する時代となったのだ。
この潮流の中で、日本企業は材料や装置という“インフラ技術”で世界市場を支える立場にある。日本企業の装置や材料が、NVIDIAやTSMCの最先端ラインで不可欠な存在である以上、日本勢がAI半導体エコシステムの中核に居続ける余地は十分にある。
パッケージ技術は、単なる後工程ではなく、競争戦略そのものになっているのだ。
TMH編集部 坂土直隆