この記事のポイント
- 半導体プロセス開発において、仮想DOE（実験計画法）と予測モデリングの精度は、実fab（工場）の挙動に合わせた正確なプロセスモデルのキャリブレーションに依存します。
- SEMulator3D® Analyticsの「Identify Important Parameters (IIP)」と「Process Model Calibration (PMC)」機能により、モデルの精度を1nm未満まで向上させることができます。
- 本稿では、FinFETデバイスを例に、TEM（透過型電子顕微鏡）で測定された実データを用いて、3Dプロセスモデルのキャリブレーションを実施しました。
- 33のモデル変数から10の重要因子を特定し、PMCによってサブナノメートルの精度でFinFETのフィンエッチ深さとCD（Critical Dimension：重要寸法）を予測することに成功しました。
- この高精度なキャリブレーションにより、実fabでの実験サイクル、コスト、および市場投入までの時間を大幅に削減できます。
はじめに：高精度なプロセスモデルの重要性
現代の半導体プロセス統合において、迅速かつ的確な開発パスの確立は、製品の期日通りのリリースに不可欠です。
仮想DOE（実験計画法）や予測モデリングは、プロセス統合におけるリスクを早期に発見できます。しかし、その価値は、実際のfab（工場）の挙動に正確にキャリブレーションされたプロセスモデルに依存します。信頼性の高い予測には、モデルの入力と測定可能な出力との間に強い相関関係が必要であり、これにより意味のある感度分析と最適化が可能になります。
SEMulator3D® Analyticsは、「Identify Important Parameters (IIP)」および「Process Model Calibration (PMC)」機能を通じて、このプロセスを加速します。これらの機能は、重要な変数をランク付けし、モデルを実験データに整合させるために使用できます。
高精度なキャリブレーションは、予測の忠実度を向上させ、fabでの実験サイクル、コスト、および市場投入までの時間を削減します。本記事では、PMCをFinFETデバイスに適用します。
キャリブレーションターゲット：TEMデータからの抽出
FinFET構造のキャリブレーションターゲットは、透過型電子顕微鏡（TEM）から抽出されました。図1は、製造現場で見られるTEM断面画像に類似したFinFETシリコンフィンのTEM風断面図を示しています。
図1. 製造現場で見られるTEM断面画像に類似したFinFETプロファイル画像。
浅溝分離（STI）酸化膜下のフィン寸法は直接測定され、STI上の寸法は目に見えるプロファイル形状から推測されました。表1（単位：ナノメートル）に記載された測定値と推測値は、シミュレーションプロファイルを実際の実験データに整合させるためのキャリブレーションターゲットとして使用されました。測定箇所は図1に示されています。
表1. Critical Dimension (CD)、エッチ深さ、および厚さ
FinFETモデリング：製造プロセスの再現
FinFETプロセスの製造ステップは以下の通りです。
- シリコンマンドレル、スペーサー堆積、スペーサーエッチを使用してフィンレイアウトを定義する自己整合四重パターニング（SAQP）。
- 設計されていない領域からフィンを除去するフィンカットステップ。
- フィンを露出し、上部フィンの幅を狭めるSTI堆積およびエッチバックプロセスステップ。これにより、Intelの10 nm SuperFinテクノロジーに類似したプロファイルが生成されます。
モデリング方法論：SEMulator3D® Analyticsの活用
プロセスモデリングプラットフォームソフトウェアには、以下の主要なモデリングステップが含まれています。
- SAQPベースのモデルフロー作成。
- スペーサー堆積、スペーサーエッチ、マンドレル除去モデルステップによるフィン形状の形成。
- パターンローディング効果を伴う、ルーピングポリマー堆積およびシリコンエッチシーケンスを使用したフィンエッチモデリング。
- ターゲットプロファイルを再現するためのフィンエッチおよびSTIエッチステップ。
- フィンCD、シリコンおよび酸化膜の厚さ、プロファイル形状、ステップ高さを抽出するための仮想計測。
ポリマー堆積ファクターの設定により、内側（狭い）スペースと外側（広い）スペースの間に厚さの違いが生じます。内側スペースのポリマーパッシベーション層が薄いと、外側スペースに比べてシリコン除去量が増加します。パターンローディング乗数ファクターは、オープン（孤立）領域と高密度アレイ領域のエッチシーケエンスの開始時に適用されます。これらの乗数は、メインエッチステップの対応する値と組み合わされます。
この実験では、オープンマスクのエッチ比を1.0、高密度アレイのエッチ比を0.75に設定しました。このアプローチにより、狭いスペースと広いスペースの間に差動ポリマーパッシベーション厚さが生じ、図2aに示すように、内側スペースでのシリコン除去量が増加します。エッチが進むにつれて、エッチシーケエンス中のポリマー堆積厚さの違いにより、内側スペースは外側スペースよりもゆっくりと深くなります。図2bに示すように、最終的なオーバーエッチ深さは、内側スペースで120 nm、外側スペースで116 nmとなりました。
図2a. 狭いスペースと広いスペース間のエッチポリマー堆積差。図2b. ルーピング堆積とエッチの進行。最終的なエッチ深さは、オーバーエッチステップ後、内側スペースで120 nm、外側スペースで116 nmです。
プロファイルキャリブレーション：サブナノメートル精度の実現
本研究では、仮想モデルに3つの挑戦的な要因が組み込まれました。
- エッチポリマー堆積をモデルに追加し、複数の基板エッチ選択比およびローディング効果を考慮しました。各仮想実行で、ループによるエッチエンドポイント条件を使用してターゲットエッチ深さを達成しました。
- 仮想計測測定値をデバイスモデルから出力し、仮想プロファイルと実際のフィンプロファイルを一致させる成功度を評価しました。
- ゲート堆積プロセスステップの前に、最終的なフィン幅調整を行いました。
SEMulator3D®でモンテカルロシミュレーション技術を使用し、一様分布下で1,000回のシミュレーション実行が行われました。各シミュレーションイベントで、シミュレーション結果を定量化するために仮想測定が行われました。SEMulator3D Analyticsの「Identify Important Parameters (IIP)」分析を使用して、33のモデル変数がテストされました。
この分析により、プロファイルキャリブレーションに最も影響を与える10の重要パラメータが特定されました。それらの重要パラメータは以下の通りです。
- フィンエッチポリマー堆積：ループあたりのポリマー厚さと、堆積源粒子の角度分布。
- フィンエッチ：ループあたりのエッチ深さ、シリコンとポリマーの横方向対垂直方向エッチ比、および源粒子のエッチ角度分布。
- STIオーバーエッチ：横方向対垂直方向エッチ比およびSTIエッチレート。
その後、SEMulator3D Analytics PMCパッケージを使用して、プロファイルキャリブレーションのための仮想DOEが実行されました。SEMulator3D®で一様分布を使用して2,000回のモンテカルロシミュレーションが実行されました。CD（Critical Dimension）およびエッチ深さのプロファイルターゲットが入力されました。図3に示すように、トップ（位置A）とボトム（位置E）のフィンCDと仮想モデル要因との間に強い相関が見られます。
図3. トップおよびボトムCDに対する2つのモデル要因（横方向対垂直方向エッチ比および源粒子の角度分布）のプロセス応答。
SEMulator3D® Analytics PMCは、以前に実行されたモンテカルロ仮想DOE実験に適合する線形回帰キャリブレーションを実行して、プロセスモデルパラメータを最適化しました。このステップの目標は、仮想3Dモデルを実際の物理デバイスデータに一致させ、シミュレーションモデル変数に最適な設定を提供することでした。10回のキャリブレーショントライアルがランダムな開始点から開始されました。これらのトライアルは収束し、最適化されたパラメータキャリブレーション値を提供しました。
表2は、10回のトライアルのうち4回のキャリブレーション結果を示しています。予測された仮想計測値と、実際のウェーハベースのターゲット計測値からの最大偏差が表に示されています。
表2. SEMulator3D® Analytics キャリブレーション出力
図4は、STIエッチ後のラン-4の最適化されたコンピュータ生成フィン構造を示しており、ターゲットからの最大偏差は0.7 nmでした。
図4. ラン-4の最適化されたコンピュータ生成フィン構造、STIエッチ後。
結論：開発効率の向上
迅速かつ正確なパスファインディングは、半導体プロセス統合に不可欠です。仮想DOEと予測モデリングは課題の早期発見に役立ちますが、慎重なキャリブレーションが必要です。本研究は、SEMulator3D Analyticsを使用したFinFETモデルキャリブレーションを示しており、33の変数を10の重要因子に削減し、フィンエッチ深さとクリティカルディメンションに対してサブナノメートルの精度を達成しました。このアプローチは、技術開発を加速し、実験コストを削減します。
Brett Lowe は、Lam Research Semiverse Solutions の Semiconductor Process & Integration Engineering のシニアマネージャーです。
参考文献
1 Pradeep Nanja “Building Predictive and Accurate 3D Process Models,” Semiconductor Engineering, September 21, 2020.
2 Hargrove et al. ”Review of Virtual Wafer Process Modeling and Metrology for Advanced Technology Development,” Journal of Micro/Nanopatterning, Materials, and Metrology, Vol. 22, Issue 3, 031209 (July 2023). https://doi.org/10.1117/1.JMM.22.3.031209.
3 TechInsights Staff. “Intel SRK02 Core™i7-1165G7 (Formerly Tiger Lake) 10 nm SuperFin FinFET Process Advanced CMOS Essentials,” TechInsights, 01/20/2021.
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出典: 元記事を読む
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