DRAM製造の微細化を加速！SAQPプロセスの複雑さを仮想ファブリケーションで解明

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この記事のポイント

• DRAMの微細化には、従来の露光技術の限界を超えるSAQPなどの高度な多重パターニング技術が不可欠です。
• SAQPプロセスは、マンデル寸法やスペーサー厚さのわずかなばらつきが「ピッチウォーク」として増幅され、ラインブリッジ欠陥を引き起こす可能性があります。
• モンテカルロ仮想ファブリケーションを用いることで、これらの複雑な相互作用を評価し、コストのかかるウェハ実験なしに安全なプロセスウィンドウを定義できます。
• 仮想ファブリケーションは、複数のプロセスパラメータの同時変動の影響をシミュレーションし、個別のパラメータ評価では見落としがちな欠陥を特定するのに役立ちます。
• 本研究では、仮想ファブリケーションにより、ピッチウォークの許容範囲を最大83.89%まで向上させるプロセスウィンドウ最適化に成功しました。

DRAM製造におけるSAQPプロセスの課題

DRAM技術の進化に伴い、ピッチ（線と線の間隔）はますます狭くなっています。特にD1b（1-beta）ノードのような先進的なプロセスでは、アクティブエリア（AA）のピッチが22～26nmと、従来の単一露光DUVリソグラフィの限界をはるかに超えています。このような微細な寸法を実現するために、Self-Aligned Quadruple Patterning（SAQP）のような高度な多重パターニング方式が広く採用されています。

AAフィンとは、DRAMトランジスタのアクティブ領域を定義する、狭く平行なシリコンラインのことです。SAQPは、スペーサーベースのパターニングフローであり、リソグラフィで定義されたラインを、より狭いピッチのフィーチャーに増殖させます。

しかし、SAQPの多段階スペーサーフローは、マンデル（型）の寸法（CD）、成膜の均一性、エッチング挙動のわずかなばらつきを「ピッチウォーク」（ピッチのずれ）として増幅してしまう可能性があります。このピッチウォークが、リソグラフィに起因するラインエッジラフネス（LER）と組み合わさると、プロセスウィンドウが収縮し、ラインがブリッジ（接触）する欠陥が発生しやすくなります。つまり、SAQPプロセスでは、小さなミスが大きな問題を引き起こし、ライン同士がくっついたり、電気的な問題が生じたりする可能性があるのです。

仮想ファブリケーションによるSAQPプロセスの複雑な相互作用の評価

Lam Semiverse® Solutionsのチームは、モンテカルロ仮想ファブリケーション（Monte Carlo virtual fabrication）を用いて、これらの複雑な相互作用を評価しました。これにより、主要なパラメータ間の相互作用を明らかにし、コストのかかるウェハ実験を回避するために、より安全なSAQPプロセスウィンドウを定義することができました。

DRAMパターニングのシーケンス

DRAMパターニングの全プロセスシーケンスは、リソグラフィで定義されたマンデルから始まり、その後に2回のスペーサー成膜、スペーサーエッチ、マンデル除去のサイクルが続きます（図1参照）。

理想的には、1つのマンデルから4本の均等な間隔のラインとトレンチが生成されます。しかし実際には、マンデル幅やスペーサー厚さのわずかなばらつきも、後続のプロセスステップで伝播し、交互のトレンチ幅の不均一性を生み出します。この非周期性（ピッチウォーク）は、多段階パターニングにおける主要な課題であり、ワードライン（WL）、ビットライン（BL）、コンタクトの misalign（位置ずれ）を引き起こす可能性があります。

マンデル幅の偏差は、リソグラフィに起因するラインエッジラフネス（LER）からも生じます。LERは、光子の散発的な変動（ショットノイズ）やランダムな酸拡散によって引き起こされます。ピッチウォークとLERの相互作用は、隣接するラインが接触して電気的ショートを引き起こす「ラインブリッジ」欠陥を生成する可能性があります。これらの効果は相互に依存するため、安全なSAQPプロセスウィンドウの確立が極めて重要です。

仮想ファブリケーションによるピッチウォークの研究

ピッチウォークに直接影響を与える入力プロセスパラメータを用いて、仮想環境が構築されました。誘電体反射防止膜（DARC）とスペーサー1のエッチング異方性は「Isotropy1」としてグループ化され、マンデル1、マンデル2、ハードマスク1、スペーサー2のエッチング異方性は「Isotropy2」としてグループ化されました。これは、比較的等方性のあるエッチングプロセスと、より異方性のあるエッチングプロセスを区別するためです。プリントされるCDに影響を与えるリソグラフィのフォーカス・露出変動は、「lithography variation」で表され、成膜の均一性は、マンデル1およびマンデル2上のスペーサー側壁の被覆を制御します。初期プリントCDは60nmに設定され、理想的な15nmのラインとトレンチCDが得られ、ピッチウォークの許容限界は7.5nmと設定されました。

仮想計測ステップがシミュレーションに統合され、ピッチウォークとラインブリッジが定量化されました。図2は、マンデルとスペーサーの幅と最終的なラインおよびトレンチCDの関係を示しています。ピッチウォークは、トレンチCDから計算され、図2ではα、β、γとしてラベル付けされています。これは以下の式で計算されます。

• α = スペーサー1の厚さ = トレンチCD1 (T1)
• β = マンデルCD – 2 x スペーサー2の厚さ = トレンチCD2 (T2)
• γ = マンデルピッチ – マンデルCD − 2 x スペーサー1の厚さ − 2 x スペーサー2の厚さ = トレンチCD4 (T4)
• ピッチウォーク = max(α, β, γ) − min(α, β, γ)

トレンチの番号付けスキームを図3aに示します。偶数番号のトレンチは、ピッチウォークとLERの相互作用により隣接するスペーサー壁が融合してブリッジを形成するため、ラインブリッジの影響を最も受けやすくなります（図3b参照）。

ばらつきの影響

ベースラインパラメータとその標準偏差（Process of Record, POR）を表1に示します。

パラメータ名	POR公称値	POR幅/標準偏差
Isotropy1	0.125	0.024
Isotropy2	0.055	0.014
成膜均一性	0.875	0.041
スペーサー1厚さ	28 nm	1.3 nm
スペーサー2厚さ	20 nm	1.3 nm
LER振幅	1 nm	0.33 nm
リソグラフィ変動	0 nm	0.83 nm

図4aは、各パラメータに適用された大幅な変動を示しています。パターニング結果は各パラメータについて独立に評価され、対応するピッチウォークは、その単一パラメータのみの影響を反映しています。

しかし、このような個別の評価は実際の製造条件を代表するものではありません。仮想ファブリケーションの主な利点の1つは、すべてのプロセスパラメータ間の相互作用を同時に組み込むことができることです。例えば、複数のパラメータがPOR値から同時に逸脱すると、図4bに示すように、個別のパラメータ評価では現れないラインマージ欠陥が、集団的に誘発されることがあります。したがって、モンテカルロ実験計画法（DOE）を用いて、パラメータの複合変動研究を行うことが役立ちます。

DOEの結果

図5aに示すように、0～7.5nmのピッチウォーク範囲が、すべての試行（LERおよびフィンマージ失敗を含まない）の合格/不合格基準として使用されました。プロセスウィンドウ最適化中、元のPOR標準偏差と比較して標準偏差を削減することで、最大83.89%のピッチウォーク成功率が達成されました（図5b）。

パラメータ間の相互作用

複合パラメータ変動の集団的な影響は、図6のコンタープロットマトリックスでさらに詳細に示されています。データによると、ピッチウォークは単一の孤立した変数によるものではなく、複雑な相互作用から生じることがわかります。

例えば、「Isotropy1」が高い値と特定の「Litho Variation」（CDバイアス）の組み合わせは、ピッチウォークを極端な値（> 45 nm）に押し上げます。逆に、「Isotropy2」レベルを低く保ち、スペーサー厚さを制御することで、ピッチは仕様制限内に維持されます。このマトリックスは感度マップとして機能し、あるパラメータの許容範囲を狭めることが、ピッチウォークの悪化を防ぐために他のパラメータの同時調整を必要とすることを強調しています。

最後に、図7は、さまざまなプロセス変動が物理的にどのような結果をもたらすか、特にピッチウォークの大きさがLERとどのように相互作用してラインブリッジ欠陥を引き起こすかを実証しています。

このデモンストレーションでは、LERはカットオフ周波数8 µm⁻¹のガウスノイズとして導入されています。LERが低い（0.5 nm）場合とピッチウォークが最小（1.6 nm）の場合、ラインは明確で機能的なままです。しかし、これらの値が増加するにつれて、「プロセスウィンドウ」は収縮します。ピッチウォークが6.6 nmに達してもLERが低い場合、またはLERが1.5 nmに達してもピッチウォークが低い場合、ラインは融合し始めます。したがって、LER振幅が増加すると、ピッチウォークの許容範囲は狭まります。

結論

仮想ファブリケーションを用いることで、ピッチウォークに影響を与えるプロセス変数間の相互作用を評価することに成功しました。シミュレーションは、仮想ファブリケーションが最適なプロセスパラメータの組み合わせを特定するための非常に効率的な方法であることを示しています。物理的なウェハレベルの実験の前にプロセスウィンドウを定義することにより、仮想ファブリケーションは、先進DRAM技術開発におけるプロセス開発を加速するための重要なツールとなります。

Roopa HegdeとSwapnil Kailashは、Lam Semiverse® Solutionsのソフトウェアアプリケーションテクニカルリードエンジニアです。

参考文献

1 C. A. Mack. 2006. “Line Edge Roughness,” Field Guide to Optical Lithography, SPIE Press, Bellingham, WA (2006), https://spie.org/publications/spie-publication-resources/optipedia-free-optics-information/fg06_p66_line_edge_roughness.

2 J. Mulkens et al. 2017. “Patterning Control Strategies for Minimum Edge Placement Error in Logic Devices,” Metrology, Inspection, and Process Control for Microlithography XXXI, SPIE, March, p. 1014505. doi: 10.1117/12.2260155.

3 S. Baudot et al. 2018. “N7 FinFET Self-Aligned Quadruple Patterning Modeling,” 2018 International Conference on Simulation of Semiconductor Processes and Devices (SISPAD), September, pp. 344–347. doi: 10.1109/SISPAD.2018.8551646.

4 B. Vincent et al. 2019. “Virtual Fabrication and Advanced Process Control Improve Yield for SAQP Process Assessment With 16 nm Half-pitch,” Advanced Etch Technology for Nanopatterning VIII, SPIE, March, pp. 119–127. doi: 10.1117/12.2518099.

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