3D NANDから学ぶDRAMの未来：垂直構造化がもたらす次世代技術とは

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この記事のポイント

• NANDフラッシュは、平面スケール限界により3D構造へと移行し、製造プロセスに革新をもたらしました。
• AIの進化によりDRAMもメモリ帯域幅のボトルネックに直面しており、3D構造への移行が不可避となっています。
• 3D DRAMはNANDよりも複雑な課題を伴いますが、NANDで培われた製造技術と知見がその克服に貢献します。
• Lam Researchは、高精度なエッチングや成膜技術で3D DRAMの実現を支援し、市場機会の拡大を目指します。

NANDフラッシュの3D化がもたらした教訓

10年以上前、NANDフラッシュは平面スケール（チップ上の回路を微細化する技術）の物理的限界に直面しました。セルが小さくなるにつれて互いに干渉し、データ保持能力が低下し、生産歩留まりが悪化しました。これに対し業界は、メモリセルを垂直に積み重ねる3D構造へと移行しました。これにより、平面的な密度ではなく、垂直方向の容量を増やすことで課題を克服しましたが、その製造プロセスは予想以上に困難を伴いました。

DRAM、3D化への道筋とAIの役割

現在、DRAMもNANDと同様の転換点に近づいています。AIワークロードの増大により、メモリ帯域幅がシステム全体の重要なボトルネックとなっています。DRAMメーカーは、10ナノメートルクラスのチップで平面技術の第6世代を推進していますが、サブ10ナノメートル時代に向けて新たな4F²アーキテクチャなどを模索しています。しかし、セルコンデンサやトランジスタの面積削減は、DRAMを物理的限界に近づけ、3D構造への移行を不可避にしています。

NANDフラッシュの3D化で得られた教訓をDRAMに適用することが不可欠です。3D DRAMは、多くの点でさらに複雑で困難な課題を伴うからです。過去の経験から学ぶことで、顧客が来るべき技術移行に準備を整えるための速度を向上させることができます。

3D NAND移行が要求した製造技術

3D NANDの移行における一般的な議論は、何十、何百ものメモリ層を単一構造に積み重ねるアーキテクチャに焦点が当てられがちです。しかし、この移行が製造上の課題をどれほど劇的に変えたかは、あまり注目されていません。

NANDの垂直化は、数十層の異なる材料層を、極めて高い精度でエッチングすることを意味しました。業界が量産で試みたことのないアスペクト比（縦横比）で、ボイド（空隙）やシーム（継ぎ目）なくチャネルを埋める必要がありました。また、従来の化学気相成長法（CVD）では到達できない構造の奥深くまで均一な膜を堆積させる方法を見つける必要もありました。層が増えるごとに、複雑さは指数関数的に増大しました。

Lam Researchは、創意工夫と精度によってこの分野でリーダーシップを確立しました。例えば、同社のALTUS® Haloシステムは、3D NANDで要求される高アスペクト比のワードライン（データ信号を伝達する配線）に対して、ボイドのないモリブデン充填を実現し、タングステンに取って代わりました。これは、抵抗値がデバイス性能の制約要因となった段階でのことです。また、Striker®のアトミック層堆積（ALD）は、垂直アーキテクチャに必要な100%のコンフォーマル（均一な膜厚）なギャップフィル（隙間充填）を提供します。これらの新しい能力は、3D移行が従来の世代の装置では対応できない問題を生み出したために開発されました。

NANDからのより広範な教訓は単純です。メモリが垂直化するにつれて、製造の複雑さは劇的に増加します。それを可能にする装置が、生産規模で移行を実行できる企業を決定します。Lam Researchは、この分野で実績のあるパートナーです。

3D DRAMへの明確な類似性

DRAMの3D化への道は、NANDが経験したことと明確な類似性を持っています。移行を推進する物理学は同じであり、平面スケールは最終的に垂直積層で緩和できる限界に達します。そして、製造への影響も馴染み深いものです。より高い構造は、より高いアスペクト比を意味し、より精密なエッチング、よりコンフォーマルな堆積、そしてウェハーあたりのプロセスステップ（堆積・エッチング強度）の増加を必要とします。

AIは、DRAMが満たすべき性能、帯域幅、エネルギー効率の要件を強化しており、実行エラーのコストを高め、実績のあるプロセスリーダーシップの価値を高めています。最新のAIアクセラレータは膨大な並列計算を実行しますが、データが十分な速度で供給されなければ、その能力を最大限に発揮できません。DRAMは、その供給を行うワーキングメモリであり、モデルが大規模化し、推論ワークロードがスケールするにつれて、帯域幅、容量、エネルギー効率への需要は、現在のアーキテクチャが提供できる能力を超えつつあります。これがメモリの壁であり、AIシステム性能を決定する制約となっています。

その圧力は、DRAMのアーキテクチャ進化を前進させています。高帯域幅メモリソリューションは、すでにシリコン貫通ビア（TSV）を使用してDRAMチップを積層しており、2028年までに16層に拡張するロードマップがあります。デバイス側では、よりタイトなセルレイアウトと、最終的な3Dへの移行は、NAND移行を特徴づけた高アスペクト比エッチング、精密堆積、先進的パターニングといった、同じ種類の技術を要求することになります。

DRAMがより困難である理由

ここで、NANDとの類似性が崩れ、材料やツール設計に関する重要な意思決定において、その違いを理解することが重要になります。

NANDは「ウォーム」「コールド」データを保持するストレージ技術です。業界が3D NANDに移行した際、主なエンジニアリング課題は構造的および材料的なものでした。つまり、十分に深くエッチングし、十分にコンフォーマルに充填し、十分に信頼性高く積層することです。ナノ秒レベルのアクセス時間という意味での「速度」は、支配的な制約ではありませんでした。

DRAMはワーキングメモリであり、常に「ホットデータ」を書き込み、超高速CPUやGPUに供給しています。また、DRAMはNANDの数千サイクルに対して、ほぼ無限（10¹⁶）のサイクル耐性を要求します。すべての読み書きは、システム性能に直接影響する時間スケールで行われます。DRAMが垂直化する際、エンジニアは単に密度と歩留まりを最適化するだけでは済みません。垂直アーキテクチャが要求する構造的精度を同時に達成しながら、信号整合性を維持し、遅延を最小限に抑え、積層全体にわたる抵抗を制御する必要があります。

これは、スタックのすべてのレベルで、より厳しい電気的仕様を意味します。信号は劣化せずに、より多くの材料を通過する必要があるため、ワードライン抵抗はさらに重要になります。各セルに電荷を蓄えるコンデンサは、周囲の幾何学的形状が根本的に変化しても、その性能特性を維持する必要があります。

さらなる複雑さがあります。NANDとは異なり、業界が平面スケールが停滞した後に3Dへの移行に大きくコミットしたのに対し、DRAMメーカーは多くの予測よりも長く平面技術を拡張しています。6F²から4F²への移行は、平面DRAMの寿命を延ばしながら、エッチング、堆積、パターニングの強度を実質的に増加させます。これらのノードは3Dを待っていません。Lam Researchがすでに価値を生み出している領域です。4F²で成功を収めた能力は、DRAMが最終的に垂直化するにつれて、さらに増幅されます。この二重性—今日の最も先進的な平面ノードと明日の3Dアーキテクチャの両方をサポートすること—は、NAND移行時には直面しなかった戦略的およびエンジニアリング上の課題です。

学習の「速度（Velocity）」

あらゆる主要な技術移行において、主導する企業は必ずしも最も多くのリソースを持つ企業ではありません。それらは最も速く学ぶ企業、つまり、次の問題が完全に現れる前に、苦労して得た知識を次の問題に応用する企業です。

これが、Lam Researchにとって「速度（Velocity）」が意味することです。日常的な意味での速さではなく、制度的知識が複利で増える率です。3D NANDのために高アスペクト比エッチングを長年開発してきたエンジニアは、DRAMの垂直課題に取り組む際にゼロからやり直すわけではありません。NANDワードライン用のHaloのモリブデン充填に組み込まれたプロセス理解—バリアフリー堆積、極端なアスペクト比でのボイドフリー性能—はDRAMに適用されており、そこではより小さいクリティカルディメンションでの低抵抗が優先事項です。NANDのギャップフィル用途で実績のあるStrikerのコンフォーマルALD能力は、3D DRAMが提示する水平および垂直充填課題に対応するために拡張されています。

速度（Velocity）は、近接性（Proximity）とも関係があります。Lam Researchのエンジニアは顧客のファブ内で作業するため、製造上の課題とプロセスソリューション間のフィードバックループは、四半期ではなく数日で測定されます。顧客がサブ10nm平面DRAMを推進し、同時に初期の3D統合アプローチを評価している場合、その近さが開発サイクルを圧縮し、時間が経つにつれて複利効果を生み出します。

そして、それは両方のタイムラインをどのように橋渡しするかに影響を与えます。例えば、Akara®のエッチング精度は、先進的な平面DRAMノードにおけるトランジスタ形成のためのオングストロームレベルの制御をすでに可能にしており、同じプラットフォームが3D DRAMで要求される超高アスペクト比エッチングのために開発されています。Aether®のドライレジスト技術は、現在のDRAMパターニングのために20ナノメートル未満のフィーチャーを解決します。これは、将来の垂直アーキテクチャのよりタイトなジオメトリに直接対応する能力です。

単一のツールが3D DRAMの課題を解決するわけではありません。重要なのはパターンです。今日の最も困難な問題に対して能力を開発し、それを意図的に明日の課題へと拡張することです。それが、移行を主導する企業と、それに対応する企業を分けるものです。

DRAMの次章が意味すること

DRAMがより垂直的で材料集約的なアーキテクチャへと移行するにつれて、ウェハーあたりのプロセス強度は大幅に上昇します。より多くのエッチングステップ、より多くの堆積、より多くのパターニングの複雑さが、Lam Researchが数十年にわたって深い専門知識を構築してきた分野に集中します。業界が3Dへと移行するにつれて、ウェハーあたりのサービス可能なアドレス可能市場（SAM）が約1.7倍に拡大すると予測しています。この拡大は、先進的な平面DRAMから始まり、3Dアーキテクチャとともにさらに増加し、段階的に構築されます。

その拡大は、技術的な現実に根差しています。メモリが垂直化するにつれて、極限の寸法で精度を可能にする装置は、重要性を増すことはあっても減ることはありません。それはNANDでも真実でした。DRAMでも真実となるでしょう。

Lam Researchはすでに、半導体メモリの歴史における最も重要なアーキテクチャ移行の1つを乗り越えてきました。DRAMの移行は同一ではありません。仕様はより厳しくなり、性能要求はより高くなり、平面と3Dの両方のロードマップを同時にサービスする必要性は、NAND時代にはなかった複雑さを導入します。

構築された制度的知識、メモリ製造における最も困難な問題を解決することによって開発されたポートフォリオ、そしてそれを次のものへと翻訳する「速度（Velocity）」は、技術的な転換点に直面する際に重要となります。私たちは3D DRAMの到着を待っているわけではありません。私たちはすでにそれを解決しようとしています。

著者： Anish Khandekar (Senior Director of Engineering, Office of the CTO)
協力： DH Kim (Technical Director), George Matamis (Senior Technical Director)

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