先進パッケージングにより、より高性能な次世代チップの製造が可能になります。
パッケージングとは、複数のチップを1つのパッケージに統合することで、性能とコストを向上することです。
パッケージングとは、半導体チップを相互に接続する方法であり、小型フットプリントで高性能を実現することがますます重要になっています。先進パッケージングとは、より小さなフットプリントに収まり、高性能で、消費電力が少ないチップを構築および接続するための、様々な革新的な方法を指します。
重要性：人工知能（AI）に使用される、より小型で効率的、かつ高性能なロジックチップやメモリチップには、先進パッケージングが不可欠です。AIでは、より強力な計算能力と大規模データセットの高速処理が求められます。
先進パッケージングは、より高性能で小型のチップ上により多くのトランジスタを搭載できるようにすることで、ムーアの法則を拡張します。
背景：先進パッケージングの成長は、2032年までに市場規模が1,194億ドルに達すると予測されています。
高帯域幅メモリにおける先進パッケージング
高帯域幅メモリ（HBM）は、現在使用されている先進パッケージングの代表的な例です。 HBMは、膨大なデータセットをグラフィック処理装置（GPU）の近くに保存し、迅速なアクセスを可能にすることで、AIにおいて重要な役割を果たす高度なコンピュータメモリ設計です。
HBMには、いくつかの高度なパッケージング技術が組み込まれています。
2.5Dおよび3Dアーキテクチャ。これらの構成により、データの移動距離が大幅に短縮され、通信速度とエネルギー効率が向上します。
2.5Dパッケージングでは、ダイナミックランダムアクセスメモリ（DRAM）チップが互いに隣接して配置され、シリコンインターポーザ上に積み重ねられます。
3Dインテグレーションでは、複数のDRAMチップが水平方向に広がるのではなく、垂直方向に積み重ねられます。
シリコン貫通ビア（TSV）：2.5Dおよび3Dパッケージングで使用される垂直構造で、チップ間の電気信号を接続および伝送します。これらの高速チャネルを通じて、データを迅速に交換できます。チップ・オン・ウェーハ・オン・サブストレート（CoWoS）：HBMは、多くの場合、ロジックチップ（CPUやGPUなど）とインターポーザー上に統合され、さらにこの高度なパッケージング手法を用いて単一の高密度基板上に実装されます。
「チップ・オン・ウェーハ・オン・サブストレート」（CoWoS）と呼ばれる高度なパッケージング手法では、ロジック（GPU）とメモリ（HBM）のチップレットがウェーハ上に隣接して配置され、その後、ウェーハがチップに分割されて高密度基板上にパッケージングされます。
さらに詳しく：高密度基板は、高度なパッケージングにおいて、シリコンダイをプリント回路基板（PCB）に接続する基盤層です。信号の配線、機械的な支持、熱管理を行います。高密度基板が「高密度」である理由は、ファインピッチ相互接続、多層配線、コンパクトなフォームファクタをサポートできることです。これらはすべて、2.5D、3D、CoWoSなどの最新のチップアーキテクチャに不可欠です。
NVIDIAのH100 AIチップはCoWoSの一例であり、1つの強力なGPUと6つのHBMスタック（各スタックは8～12個のHBMチップを垂直に接続して構成）を組み合わせています。H100チップはAIにおける画期的な技術とみなされており、特に自然言語処理や大規模言語モデルなどのAIアプリケーション向けに特別に設計されています。
NVIDIAによると、H100 AIチップは、前世代機と比較して最大30倍高速なAI推論性能を実現します。2
ラムリサーチの先進パッケージングにおけるリーダーシップ
ラムリサーチは研究開発（R&D）に多額の投資を行い、ファウンドリ、チップメーカー、コンソーシアムと連携して、AI時代を推進する先進パッケージング技術の開発に取り組んでいます。
さらに、ラムリサーチの先進パッケージングソリューションは、現在、以下を含む多くのお客様に採用されています。
Coronus® HPおよびDXベベルデポジションおよびエッチングツールは、ウェーハエッジから潜在的な欠陥や不要な材料を選択的に除去することで、歩留まりを向上させます。 DX はウェーハエッジにも材料を堆積します。これは画期的な進歩であり、ベベル保護やエッジ接合の改善に役立ちます。
DV-Prime® ストリップ/クリーンは、最大 3 種類のケミカルと高い生産性により、運用の柔軟性を実現します。裏面の薄化により、優れた均一性と厚さの一貫性が確保されます。
Kallisto™ は、有機およびガラスコア技術、ガラスコア上のガラスビアメタライゼーションなど、さまざまな材料に 10µm 未満の微細配線めっきを可能にし、最大 1.1 m x 1.3 m の大きさのパネルを処理します。
PHOENIX™ は、515 mm x 510 mm パネルでフットプリントあたりの最高の出力を実現し、1 時間あたり最大 120 枚のパネルを処理します。
SABRE® 3D 電気化学堆積は、高いめっき速度とフットプリント効率により、優れたバンプ高さの均一性と共平面性制御を提供します。また、欠陥ゼロで優れた導体特性を備えた複雑な形状の内部配線も完璧に実現します。 Striker® Oxide原子層堆積は、100%を超える段差被覆率を実現します。
Syndion®プラズマエッチングは、滑らかで再現性の高いプロファイルを高速で実現し、極めて高い精度の構造形成を実現します。
VECTOR DT™は、業界初のキャリアレス裏面堆積を実現します。この裏面堆積により、ウェーハ形状の精密管理が可能になり、接合歩留まりが向上します。
用語集
2.5Dパッケージング：複数のチップを隣接させて配置し、シリコンインターポーザ上に実装すること。
3Dパッケージング：ウェーハやダイを垂直（3次元）に積み重ね、シリコン貫通ビア（TSV）を使用して電気的に接続すること。
3D NAND：メモリセルを水平（平面）ではなく垂直（3次元）に配置することで、メモリビット密度を向上させるデバイスアーキテクチャ。
チップ・オン・ウェーハ・オン・サブストレート（CoWoS）：パッケージ化されたチップは、インターポーザと高密度相互接続基板に接着されます。
チップレット：高密度相互接続基板上で製造および再結合される機能回路ブロック（多くの場合、再利用可能な知的財産（IP）ブロック）。
ファンアウト・ウェーハレベル・パッケージング（FOWLP）：300/330 mmの円形でパッケージを作成する高度なパッケージング技術。
ヘテロジニアス・パッケージング：複数の異なるチップを高度なパッケージングで実現します。
インターポーザ：従来の基板だけでは不可能な速度と密度でチップ間通信を可能にする高性能層。
パネルレベル・パッケージング（PLP）：正方形または長方形などの大型キャリア基板にチップを取り付ける、新たな高度なパッケージング技術。大型基板を使用することで、面積あたりのチップ数が増加し、単位コストが低下します。基板：半導体製造プロセスの出発材料となる高密度相互接続基板。通常はガラス繊維強化樹脂などの有機材料でできています。基板は機械的支持、電気絶縁、放熱の役割を果たします。
基板レベル・パッケージング：集積回路（IC）などの電子部品を、IC基板と呼ばれる特殊なベース材料に接続することです。パネルレベル・パッケージングも参照してください。
シリコン貫通ビア（TSV）：ダイまたはウェハを貫通して垂直方向の電気接続を形成する構造。TSVは、より小型で高機能を実現します。
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