2nmの先に何があるか――IBMサブ1nm研究が示す次世代トランジスタ競争

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2026年6月25日、IBMは、0.7nm、すなわち7オングストロームノードのトランジスタアーキテクチャーを特徴とする、サブ1nmチップ技術を発表した。IBMは、爪ほどのサイズのチップ上に約1,000億個のトランジスタを集積でき、2021年に発表した同社の2nmチップと比べて、ほぼ2倍の密度を実現すると説明している。

IBMの新技術「NanoStack（ナノスタック）」は、従来の平面的な微細化だけに頼るのではなく、トランジスタを三次元的に積み重ねるアーキテクチャである。IBMは、同技術により、2nm世代技術と比べて最大50％の性能向上、または最大70％のエネルギー消費削減が可能になるとしている。さらに、SRAMのスケーリングで40％の改善を示したと説明されている。

しかし、すぐに量産へ移るというわけではないらしい。IBMはすでに自社ファブによる大規模量産からは離れており、技術をパートナーへ展開する立場にあるからだ。

米国の投資週刊誌Barron’s（バロンズ）は、IBMが過去に2nm技術を日本のRapidusへライセンスしたように、将来技術も製造パートナーを通じて展開する可能性があると推測している。ただし、IBMが今回のサブ1nm技術をRapidusやSamsung Electronics（サムスン電子）などへ提供するかは決定していないという。

本稿では、IBMのサブ1nm研究を、研究成果としてだけでなく、Rapidusが追う2nmの先にあるトランジスタ構造、SRAMの壁、3D化、製造パートナー戦略、日本半導体産業への示唆という観点から読み解く。

サブ1nmは“線幅競争”ではなく“構造競争”である

サブ1nmという言葉は強いインパクトを持つ。しかし、現在のプロセスノード名は、物理的な線幅をそのまま示すものではない。0.7nmや7オングストロームという呼称も、単純にトランジスタのすべての寸法が0.7nmになったことを意味するわけではない。ここで重要なのは、従来の平面方向の微細化だけではなく、構造を三次元化してトランジスタ密度と性能を高めるという方向へ進んでいる点なのである。

ナノスタックは、トランジスタを縦方向に積むという考え方である。これまでの先端ロジックでは、FinFETからGAA、Gate-All-Aroundへ移行している。GAAは、電流が流れるチャネルをゲートが周囲から囲む構造で、2nm世代以降の重要技術である。TSMC、サムスン電子、Intel（インテル）、Rapidusが取り組む2nm世代でも、GAAやナノシート構造が重要になる。

ナノスタックは、このナノシート技術をさらに進めている。EE Times Japanは、IBMの3D NanoStackアーキテクチャが、現在TSMC、サムスン電子、インテルなどが3nm・2nm世代で量産を進めているナノシート技術を発展させたものだと説明している。IBMの説明では、上下に積み重ねることで、面積あたりのトランジスタ密度を高め、将来の微細化を継続する道を拓く。つまり、2nmの先は「もっと細く描く」だけではない。トランジスタをどう積むか、どう接続するか、どう熱を逃がすか、どう製造ばらつきを抑えるかの競争になる。

SRAMの壁をどう越えるか

IBMの発表で見落としてはいけないのが、SRAMスケーリングの40％改善である。SRAMは演算器の近くに配置されるため、高速にデータを渡せる。AIチップでは、演算性能が高まるほど、内部メモリの容量と速度が重要になる。

近年、先端ノードではロジック回路の微細化に比べ、SRAMの面積縮小が難しくなっている。これをSRAMのスケーリング問題と呼ぶ。SRAMが小さくならなければ、チップ面積の多くをメモリが占め、コストや設計自由度に影響する。AIチップでは、演算器がデータを待つ「メモリの壁」が性能を制限するため、SRAMの改善は大きな意味を持つ。

ナノスタックは、ロジック回路だけでなく、SRAMの微細化にも効くとされる。EE Times Japanは、IBMが2nmプロセス技術と比べてSRAMスケーリングで40％の改善を実証したと報じた。これは、AIプロセッサにとって重要な前進である。AIチップでは、HBMやDRAMだけでなく、チップ内部のSRAMも性能を左右するからだ。

半導体業界では、AI性能を語る際にHBM帯域が注目される。しかし、演算器の近くにあるSRAMの容量、速度、消費電力も重要である。IBMのサブ1nm研究は、AI時代の「メモリの壁」に対するトランジスタ構造側からの回答でもある。

「High-NA EUV」だけが解ではない

先端半導体の微細化では、High-NA EUVが注目されている。High-NA EUVは、従来のEUVより高い開口数を持つ次世代露光装置で、より微細なパターン形成を可能にする。一方で、装置価格、マスク、レジスト、工程設計、量産立ち上げの難度が上がる。

IBMのサブ1nm研究で興味深いのは、ナノスタックが単にHigh-NA EUVの導入だけに依存する話ではない点である。

カナダのオンラインメディアTom’s Hardwareは、IBMがLow-NA EUVツールを使いながら、NanoStack構造でサブ1nm級の成果を示したと報じた。もちろん、将来の量産では露光、成膜、エッチング、接合、検査の全てが課題になる。しかし、微細化の道筋が「より高性能な露光装置を入れる」だけではなく、構造革新と組み合わせる方向へ進んでいることが分かる。

これは装置・材料メーカーにとって重要である。High-NA EUVは極めて重要な技術だが、先端ノードの競争は露光だけで決まらない。ナノシートの形成、上下構造の接合、絶縁膜、界面制御、エッチング選択性、原子層レベルの成膜、欠陥検査、熱管理が同時に重要になる。

そして、装置・材料に強い日本にとっては、露光周辺材料だけでなく、成膜、エッチング、洗浄、計測、接合、検査の全領域にチャンスがあると言える。サブ1nm時代は、工程ごとの許容誤差がさらに小さくなり、材料と装置の精度が競争力を左右するのだ。

IBMとRapidusの関係をどう見るか

IBMは、2021年に2nmチップ技術を発表し、その技術はRapidusの2nmプロジェクトと深く関係している。RapidusはIBMとの協力を通じて、北海道千歳市で2nm世代ロジック半導体の量産を目指している。今回のサブ1nm発表は、Rapidusが取り組む2nmのさらに先にある技術ロードマップを示す材料になる。

ただし、今回のナノスタック技術がRapidusへ提供されると決まったわけではない。EE Times Japanは、IBMがNanoStack技術をRapidusやSamsungなどの製造パートナーへ提供するかはまだ決定していないと報じている。また、IBM ResearchのJay Gambetta氏が、まずはRapidusが2nmプロセスでの製造体制を構築し、生産規模を拡大できることを確実にする必要があると述べたことも紹介している。

この点は冷静に把握する必要がある。Rapidusにとって最優先は、2027年の2nm量産立ち上げである。サブ1nmは将来の研究テーマであり、現在の量産課題を直接解決するものではない。先端ファウンドリでは、技術ロードマップを持つことと、顧客製品を安定して量産することの両方が必要である。

それでも、IBMのサブ1nm研究はRapidusにとって意味を持つ。2nm量産の先に、どのトランジスタ構造があり、どの工程技術が必要になるのかを示すからだ。Rapidusが長期的に先端ノードを続けるなら、NanoStackのような3Dトランジスタ構造への理解は欠かせない。

日本企業への示唆：2nmで終わらない技術革新

IBMのサブ1nm発表は、現在ほぼ2nm技術だけを注視している日本企業に、今後の方針に示唆を与えたことになる。たしかに、Rapidusの2nm量産は重要な節目である。しかし、半導体技術はその先も続くからだ。ナノシート、裏面電源供給、3Dトランジスタ、SRAMスケーリング、チップレット、先端パッケージングが連続して進むのである。

日本企業は、材料、装置、検査、計測、接合、洗浄、パッケージで強みを持つ。サブ1nm時代には、これらの要求水準がさらに上がるだろう。たとえば、原子層レベルの膜厚制御、極低欠陥の材料、選択性の高いエッチング、界面欠陥の低減、3D構造内部の検査、熱管理が必要になるからだ。

また、SRAMスケーリングがAIチップの鍵になるなら、メモリセルのばらつき、リーク電流、配線抵抗、電源ノイズも重要になる。日本企業の材料・装置は、単に微細化を支えるだけでなく、AIチップの電力効率や信頼性にも関わる。

半導体従事者が見るべきなのは、IBMの発表を「未来の話」と片付けないことである。研究段階の技術は、数年後の量産装置、材料、設計ルール、検査方法へ落ちてくる。今からどの工程に課題が出るかを読むことが、次の事業機会につながる。

サブ1nmは2nm後競争の前哨戦

IBMのサブ1nmチップ技術は、すぐに量産される製品ではない。しかし、2026年6月25日の発表は、2nmの先にある競争軸を具体的に示した。ナノスタックは、平面方向の微細化だけではなく、トランジスタを三次元的に積み、ロジック密度とSRAMスケーリングを改善する方向を示している。

半導体従事者が注目すべきなのは、サブ1nmが露光装置だけの話ではない点だ。ナノシート、3D積層、接合、絶縁膜、界面制御、SRAM、熱、検査が一体となる。AIチップでは、演算性能だけでなく、内部メモリの密度と電力効率も競争力になる。

日本企業にとって、IBMの発表はRapidus後のロードマップを考える材料である。Rapidusの2nm量産が最優先である一方、その先にはナノスタックのような構造革新が待つ。2nmで終わらない技術準備こそ、日本の材料・装置・検査企業が次の商機をつかむ条件になる。

用語解説

サブ1nm
1nm未満のプロセス世代を示す表現。IBMは2026年6月に0.7nm、7オングストロームノードのトランジスタアーキテクチャを発表した。物理寸法そのものを単純に示す呼称ではない。

NanoStack
IBMが発表した3Dトランジスタアーキテクチャー。トランジスタを縦方向に積み重ね、面積あたりの集積度とSRAMスケーリングを改善することを狙う。

GAA
Gate-All-Aroundの略。トランジスタのチャネルをゲートが周囲から囲む構造。2nm世代以降の先端ロジックで重要な技術である。

High-NA EUV
従来のEUVより高い開口数を持つ次世代露光技術。より微細なパターン形成に向くが、装置価格や量産難度が高い。

＊この記事は以下のサイトを参考に執筆しました。

参考リンク

• IBM Debuts World’s First Sub-1 Nanometer Chip Technology
• IBM Japan Newsroom – IBM、世界初のサブ1ナノメートル・チップ技術を発表
• IBM introduces the smallest computer chip in the world
• IBMが0.7nm世代の半導体技術発表、5年後実用化目指す
• IBM goes sub-1nm, develops 0.7nm-class technology