デジタルツインでGAAロジック歩留まり最適化を加速！

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この記事のポイント

• FinFETからGAA（Gate-All-Around）アーキテクチャへの移行に伴い、歩留まり向上が喫緊の課題となっています。
• 従来の製造実験はコストと時間がかかり、一度に一つの問題しか解決できませんでした。
• デジタルツインと機械学習を組み合わせることで、仮想空間で製造プロセス全体をシミュレーションし、複数の不良モードを同時に低減できます。
• これにより、歩留まりを1.6%から87.2%へと劇的に向上させ、コスト効率と開発期間の短縮を実現します。
• この手法は、デバイスの複雑化が進む先進ノード製造において、再現性がありコスト効率の高い歩留まり最適化パスを提供します。

GAAアーキテクチャにおける歩留まり向上の課題

ロジックデバイスがFinFETからより複雑なGAAアーキテクチャへと移行するにつれて、製造ばらつきが歩留まり達成の大きな障壁となっています。数百もの相互に関連するプロセスステップが歩留まり低下に寄起因しており、従来のウェハーベースの最適化は、時間がかかり、高コストで、一度に一つの故障モードしか対処できないという限界がありました。

デジタルツイン駆動の歩留まり最適化手法

これらの課題を克服するため、Lamではデジタルツイン駆動の歩留まり最適化手法を開発しました。これにより、エンジニアは仮想的にプロセス変更を検討し、故障率を低減し、先進ロジック開発を加速させることができます。

ウェハー実験から仮想製造へ

このアプローチの中核となるのは、GAAロジック製造プロセス全体のデジタルツインです。この仮想プロセスは、フロントエンド、ミドル・オブ・ライン、バックエンド・オブ・ライン（BEOL）の製造ステップ（SRAM、ロジック、I/O領域を含む）を、単一のシミュレーションドメイン内で忠実に再現します（図1）。

フィン形成、シャロートレンチアイソレーション、ダミーゲート処理、ソース/ドレイン（SD）エピタキシー（EPI）、メタルゲート形成、セルフアラインメントコンタクト、BEOLメタライゼーションなどの主要モジュールが順次モデル化されます。

[図1. GAA製造プロセスの主要ステップ]

故障モードの早期可視化

デジタルツインワークフロー（図1参照）では、10以上の一般的なGAA故障モードが定義されています。図2に示す代表的な例には、フィン上面ダメージ、ポリゲート残渣、EPI間ショート、EPIマッシュルームおよびコラプス欠陥、SiGe残渣、ソース/ドレイン-メタルゲート（SD-MG）間ショート、コンタクトオープンなどが含まれます。

これらの故障は、仮想処理中に発生する構造的および材料的な異常から直接発生し、組み込みの構造検索および仮想計測アルゴリズムを使用して検出されます。実際のシリコンインラインデータとのキャリブレーションにより、実際の製造挙動との密接な整合性が確保されます。

[図2. 考慮される典型的な故障モードとそのデバイス構造内での位置]

機械学習による歩留まり最適化

主要なプロセスパラメータはベースライン条件を中心に統計的に変動させ、すべてのモードにわたる故障率を評価しました（図3a）。その後、機械学習最適化エンジンがインライン計測仕様を再ターゲットし、総故障率を同時に最小化しました。最適化後、SD-MG間ショートは約80%からほぼゼロに、N/P EPI間ショートは約69%から約4%に低減され、SDオープンはほぼ排除されました。全体的な合格率は1.6%から87.2%に増加しました（図3b）。

[図3. 最適化前（POR）と最適化後（OPT）の故障率]

仮想インサイトを行動可能なターゲットへ

最適化された製造パラメータには、製造シーケンス全体にわたって実装できる、実用的な計測ターゲットが含まれています。図4は、その一例を示しています。エピタキシー成長時間とEPIサイズの削減がEPI間ショートを緩和します。同様のガイダンスが数百のパラメータに対して生成され、エンジニアは製造におけるばらつきを効率的に低減し、歩留まりを向上させることができます。

[図4. 最適化前後のEPIサイズ計測および構造比較]

結論

本研究は、デジタルツイン技術と機械学習を組み合わせることで、先進GAAロジック技術の歩留まり最適化を根本的に変革できることを示しています。実験を仮想環境に移行することで、エンジニアは開発コストを削減し、サイクルタイムを短縮し、同時に複数の故障モードを軽減できます。このデジタルツイン駆動の設計手法は、デバイスの複雑性が増し続ける中で、歩留まり向上に向けたスケーラブルで効率的な道筋を提供します。

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