微細化時代の歩留まり向上：ダミーフィルとシミュレーションでエッチング均一性を改善

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この記事のポイント

• 半導体微細化に伴い、パターン密度によるエッチングのばらつき（パターン依存性エッチング）が深刻化。
• シャロートレンチアイソレーション（STI）やレセス深さの不均一性が、後工程に悪影響を及ぼし歩留まりを低下させる。
• ダミーフィルの配置により、チップ全体のパターン密度差を低減し、エッチングの均一性を改善できる可能性がある。
• 3Dプロセスシミュレーション「SEMulator3D®」を用いることで、ダミーフィルの効果を迅速に評価し、最適なレイアウト戦略を立案できる。
• ダミーフィルの「オープン密度」が高いほど、STIレセスの標準偏差が改善される傾向が示唆された。

パターン依存性エッチングばらつきとは

半導体の微細化が進むにつれて、チップ設計におけるわずかなレイアウトの不均一性でさえ、プロセス結果に顕著な違いを生じさせる可能性があります。実際のチップレイアウトには、高密度な領域、広いオープン領域、孤立した特徴など、様々なパターンが混在しています。このため、エッチングプロセスはウェーハ全体で異なる「局所的な環境」に遭遇します。同じプロセス設定（レシピ）であっても、領域によってエッチング量が異なり、パターン依存性ばらつきが発生してしまうのです。

パターン依存性エッチングばらつきのメカニズム

パターン依存性ばらつきとは、近傍の形状によって同じ製造工程でも異なる結果が生じる現象を指します。本記事では、トランジスタ間の電気的干渉を防ぐためのエッチングされたトレンチ群であるシャロートレンチアイソレーション（STI）と、エッチング深さが意図したよりも深くなったり、場所によってばらついたりするレセスを例に、パターン依存性ばらつきの発生メカニズムを解説します。

STIレセスばらつきの原因

STIのトレンチエッチング工程では、トレンチがチップ上のどこに位置するかによって、その深さ（レセス）がばらつくことがあります。STIの不均一性が増大すると、その影響は後続の工程（膜堆積、平坦化、あるいは追加のエッチング/クリーニング工程など）で増幅され、最終的に製造成功を支えるプロセスマージンを低下させる可能性があります。一部の領域でトレンチが深すぎると、後続の層が平坦に積層されず、デバイス性能に影響を与えることがあります。つまり、STIレセスの均一性は単一工程の問題ではなく、後工程の品質に影響を与える出発点となりうるのです。

では、なぜ同じレシピでもSTIレセスが異なるのでしょうか。主な理由は、周囲のレイアウト環境の違いにあります。高密度領域とオープン領域では、以下の点で違いが生じます。

• 反応ガスの供給方法
• 副生成物の除去方法
• プラズマ/イオン条件が特徴部に到達する効果

ローディング効果

これらの違いが蓄積すると、ローディング効果が現れることがあります。これは、エッチングすべき材料が多い領域が反応種をより速く「消費」してしまうため、エッチレートやプロファイルが領域ごとにばらつく現象です。

アスペクト比依存性エッチング（ARDE）

さらに、特徴部が狭く深くなるにつれて、反応ガスの輸送が困難になり、アスペクト比依存性エッチング（ARDE）によってエッチング挙動が変化します。ARDEは、深い狭小な特徴部ほどエッチングが遅くなったり、エッチング化学物質や副生成物の出入りが困難になるためにエッチング挙動が異なったりする現象です。

ローディング効果とARDEは、局所的なSTIレセスのばらつきを増大させる要因となります。

要するに、このプロセス上の問題は以下のようになります。

（※原文に図がないため、ここでは説明に留めます。）

ダミーフィルによるエッチング均一性の改善策

このばらつきを低減する実用的な方法の一つに、ダミーフィル処理があります。ダミーフィル工程では、レイアウトに機能しない形状を追加することで、パターン密度の違いを軽減します。これにより、プロセスはレイアウト全体でより均一な環境を「認識」できるようになり、レセスの不均一性などのパターン依存性ばらつきを低減できます。

しかし、ダミーフィルは万能な解決策ではありません。その効果は、配置場所、追加量、使用する形状によって異なります。実用的な課題は、どのダミーフィルオプションが最も効果的かを迅速に判断することです。シリコンでのレイアウト変更の検証には、しばしばレチクル（チップパターンを印刷するために使用されるフォトマスク）の更新が必要となり、時間とコストが増加します。

そこで、シミュレーションが役立ちます。ダミーフィル処理を適用する前（ベースラインプロセス）と適用後（同じプロセス条件下）の結果を比較することで、ダミーフィル工程が平均値、範囲、標準偏差などのレセス指標にどのように影響するかを推定できます。

このアプローチは、単一の正解として特定の参照を再現することではなく、意思決定に必要な比較とトレードオフを迅速に理解することに焦点を当てています。

SEMulator3D®を用いたシミュレーション研究

製造プロセスへのダミーフィル工程の追加を迅速に評価するため、私は3Dプロセスシミュレーションソフトウェア「SEMulator3D®」を使用し、ベースラインレイアウト（POR: Process of Record）と、同じプロセス条件下での周辺ダミーフィルレイアウトを比較しました。

実際の回路レイアウトは本質的に不規則なパターンを含むため、この研究では、非対称性を示す代表的なSRAM（Static Random-Access Memory）回路レイアウトの一部をPORとして使用しました（図1）。SRAMレイアウトは、繰り返しパターンと非繰り返しパターンの両方が多く含まれる、一般的で現実的な例であり、均一性のストレステストに有用です。

図1. POR（SRAM）レイアウト

結果：ダミーオープンの密度とレセスばらつき

線幅が同じでもトレンチの深さがばらつくかどうかを確認しました。まず、ダミーフィルプロセスを含まないPORの製造条件を用いて、CD（Critical Dimension）とレセスの関係を調べました。レイアウトの異なる領域からランダムに9つの場所を選択し、それらの場所でのSTIレセス値を比較しました（図2a）。このレイアウトを使用した結果、図2bに示すように、不規則な間隔を持つ構造が得られました。

図2a. PORデバイスモデルの測定箇所
図2b. PORデバイスモデルから生成された3D構造

同じCDを持つ箇所でも、より大きなレセス範囲を示すことがわかりました（図3）。

図3. STIレセス値（nm）対STI CD（9つの測定箇所）

ここでは、CDトレンド自体ではなく、CDに関係なくより均一なレセスを実現することが目的であるため、レセスばらつきに焦点を当てました。

PORのまとめ

9つの測定点の結果から、レセス標準偏差は8.2 nmと算出されました。ここで重要なのは、絶対的な数値が良いか悪いかではなく、ダミーフィル適用後にばらつきがどれだけ縮小するかです。

5つの形状オプション

レセス標準偏差を改善するため、PORデバイスジオメトリを変更するための5つのダミーフィルオプションを用意しました。

• DP1: ドットパターン
• DP2: 横バー
• DP3: 縦バー
• DP4: 斜めパターン
• DP5: ダミーウィンドウ内のフィルなし

「ダミーオープン密度」という指標を用いて、異なるダミーパターンのレセス標準偏差を低減（改善）する効果を比較しました（図4）。ダミーオープン密度は、デバイスパターンの密度、つまりダミーパターニング領域の何パーセントが除去されたかを示す指標です。例えば、100×100の領域で30%が開口部としてエッチングされている場合、オープン密度は30%です。

ダミーオープン密度とレセス標準偏差を比較すると、オープン密度が高いほど、レセス標準偏差が改善されることがこの研究で示唆されました（図4）。

図4. ダミーオープン密度 vs. STIレセス標準偏差

考察

この結果の可能な説明として、オープン密度を増加させることで、エッチングプロセス中に認識される実効レイアウトコントラストが低下し、モデルにおけるパターン依存性効果が弱まったことが考えられます。つまり、より多くのダミー特徴が追加されることで、高密度領域とオープン領域がエッチングプロセスにとってより似たものになり、場所ごとのエッチング挙動がより一貫したものになったのです。

注意: この結果を「オープン密度が高いほど常に優れている」という普遍的なルールとして捉えるべきではありません。むしろ、このレイアウトとプロセス設定においては、周辺ダミーフィル（エッチング）が局所的な環境の違いを低減し、ローディング/ARDE効果を弱めた可能性を示唆しています。この考えを広範に適用する前に、他のレイアウトやプロセスウィンドウでの追加確認が必要です。

シミュレーションによる迅速なフィードバックループ

微細化が進むにつれて、レイアウトとプロセスの相互作用はますます重要になっています。ダミーフィルは、パターニング環境の違いによって引き起こされるばらつきを低減するための効果的な手段となり得ます。ファブ（製造工場）外での迅速なシミュレーションベースのフィードバックは、ダミーレイアウト戦略やその他のプロセスオプションの優先順位付けを支援し、歩留まりと市場投入までの時間（time to market）の改善につながります。

HJ Kim氏は、Lam Korea Semiverse Solutions R&Dの半導体プロセスおよびインテグレーションエンジニアです。

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