生成AIと電動化により、電源効率・過渡応答・ノイズ耐性の性能は、そのまま製品価値に直結するようになった。オペアンプや基準源の基礎だけでなく、スイッチング電源、センサIF、PLLなど“制御系アナログ”が競争力の分かれ目となっている。
ただし本当の競争力は、このような典型的な条件だけでは推し量れない。P（プロセス）V（電圧）T（温度）の代表点を検証する「コーナー解析」、素子ばらつきの統計を検証する「モンテカルロ解析」、そしてレイアウト後の寄生成分が半導体回路に発生し、回路の誤動作や性能劣化を引き起こす現象である「寄生込み」——この“3点セット”を改善、うまく組み合わせて初めて、PVT（回路の動作に影響を与える3つの主要な要素）と負荷変動（出力電流の変化に対して出力電圧がどの程度変動するかを示す指標）の両面における実力が確認できるのだ。
本稿では、このような観点からアナログ設計者がスキルアップするためのロードマップを検証する。
KPIはPSRR・線形性・ノイズ
まずは、目的として“測れる品質”を定義し、定常/過渡のKPIで語れること。PSRR（電源電圧変動除去比）は直流だけでなく周波数依存が要。数十kHz～MHzで谷があるとスイッチング雑音を拾う。線形性はTHD、入力範囲端の非直線、スルーレート制約まで含め“使える振幅”を設定。ノイズは広帯域と1/fを入力換算やENOBで定量し、測定系の帯域・フィルタ条件と整合させる。
つまずきやすいのは、PSRRの谷の見落とし、出力段ヘッドルーム不足、1/fノイズ過小評価。対策は、Bode線図でゼロ/極位置を確認し、バイアスと信号レベルを数値管理。解析はDC/AC/トランジェントのテンプレ化→FF/SS/TT×VDD_H/L×T_H/Lの代表コーナー→モンテカルロで感度の高い素子を特定、の順が効率的だ。
実務の勘所：PSRRは“100 kHz・50 mVpp注入”など条件を固定し、過渡リップル[mVpp]も併記。モンテカルロは初期100～300回で感度把握→対策後に反復数を増やし尾部を確認。設計—評価の数値を同じ土俵に載せるため、測定の帯域制限や換算条件を明記する。
現場の判断軸：①PSRR/ゲイン/位相の帯域比較が一枚で見える、②ノイズは入力換算とFFTで整合、③最悪PVTでもスルーレートと出力スイングが仕様を満たす。
評価基準例：PSRR（目標dB以上）／過渡リップル（mVpp以下）／THD（目標以下）／入力換算ノイズとFFTスプリアスで判定。
センサIFと電源（LDO/Buck）
センサIFと電源は“壊れやすい”箇所。鍵はループ安定性と補償である。位相余裕/ゲイン余裕は、実負荷・配線寄生・出力コンデンサのESRゼロが温度/電圧で動く前提で最低線を設定。ロードステップではオーバ/アンダーシュートと回復時間、ライン/ロードレギュレーションでは温度・VDDに対する傾きを押さえる。
つまずき要因：セラミック容量の直流バイアス依存でESRゼロ位置が動く、ADC前段のキックバックやスイッチRonばらつきで線形性/ノイズ悪化、BuckでLC二次系＋制御遅延により位相が削られる。対策は、容量モデルを実測に寄せ、入力源インピーダンスを“設計”し、補償素子許容差を含めたコーナー＋モンテカルロ。
実務の勘所：ESRゼロの目安は1/(2π・ESR・C)。セラミックCはDCバイアスで容量低下するためデータシートのDCバイアス特性を参照。IFはS/Hのキックバックが大きいと入力源インピーダンスで波形崩れ。ドライバ帯域と出力抵抗を合わせ込む。
現場の判断軸：①最悪PVT・最小/最大C・ESRで位相余裕45°以上、②ロードステップ偏差[%]と回復時間[µs]を明記、③PSRRの谷周波数と出力インピーダンスのピークが重ならない。
推奨フロー：コーナーで最悪位相余裕を特定→モンテカルロで補償素子分散を重ねる→過渡で入力段まで観測（IFは差動ノード、電源は誤差アンプ出力とSWノード）。保護回路と熱評価は並行で。
評価基準例：位相余裕45～60°以上、ロードステップ偏差と回復時間、IFのENOB/帯域/基準源の温度ドリフト、電源の出力インピーダンス周波数特性。
PLLと“量産で勝つ”設計
PLLは内部アナログが観測しにくく、量産テスト前提の設計が不可欠。PFD—CP—ループフィルタ—VCOの総合位相を管理し、スプリアスとRMSジッタの源流を分解。ロック時間や周波数誤差はオンチップ計測でATE時間を短縮する。
量産初期の歩留まり崩れは、工程変動でVCO利得やCP電流がぶれることが主因。起動時キャリブレーションで内部DACや可変バイアスを調整し設計中心へ戻す。BISTで周波数・位相誤差・ループ状態をオンチップ観測できれば、外付け測定を大幅削減。
実務の勘所：フラクショナルNは分数分周スプリアスが出やすい。ディザ（ΔΣ変調）で平均化し、残留スプリアはループ帯域外へ逃がす。周波数カウンタやロック・インジケータはテスト時間と歩留まり向上に効果的である。
現場の判断軸：①BISTで測るKPI（ロック時間/ジッタ/スプリアス）の閾値とテスト時間を明文化、②キャリブレーション前後の分布図を提示、③フィールドログの取得周期と保存項目を設計段階で決める。
評価基準例：BIST＋短時間ATEでロック時間・RMSジッタ・スプリアスを判定、PVT＆モンテカルロ後の合格率、キャリブレーション前後の歩留まり差、フィールドでの周波数保持安定度。
ゴールは、性能×頑健性×量産性の三立て
ゴールは、性能×頑健性×量産性の三立てである。設計単体の美しさではなく、PVTと負荷変動を渡って“崩れない”こと、短時間のATEで合否判定できること、立ち上げ初期のキャリブレーションで歩留まりを底上げできること——この三つを同時に満たして初めて、製品の競争力になるのだ。
それを実務に応用するには、
①指標の固定化（PSRR［周波数帯別］／位相余裕・ゲイン余裕／RMSジッタ）、
②レシピの共通化（リップル注入条件、ロードステップ波形、FFT条件を統一）、
③ばらつき前提の合格設計（モンテカルロの尾部で閾値を決める）、
④オンチップ観測点の設計（BIST/カウンタ/ロック判定）、
⑤レビューの数字化（最悪PVTマトリクスと歩留まり曲線で合否）、
の5点を“仕組み”にすることである。
組織面では、EDAの自動回帰（夜間コーナー＋MC）、測定ログのテンプレPDF化、レイアウト後の追試条件の標準化をCIのように回し、設計—評価—量産を一本のデータ線でつなぐこと。「同じ指標で測り続ける」を徹底できれば、改善の向きと速さが可視化される。
＊この記事は以下のサイトを参考に執筆しました。
参考リンク
- MediaTekがAI主導のCadence Virtuoso StudioとSpectre Xを2nm設計で採用、生産性30%向上（Cadenceプレスリリース・2025/1/22）
- Synopsys、NVIDIA Grace BlackwellとAIでEDAを加速（最大30倍の回路シミュレーション性能を予告）（Synopsysプレスリリース・2025/3/18）
- SiemensとTSMC、先端ノードの設計・統合で協業を深化（Siemensプレスリリース・2025/4/24）
- TI、データセンター向けに保護・電力密度・効率を最大化する新パワーマネジメントICを発表（TIニュースリリース・日本語・2025/4/8）
- Analog Devices、2025会計年度第3四半期の業績発表（プレスリリース・2025/8/20）
- Analog Devicesの力強い見通しに関する報道（Reuters・2025/8/20）