TSMCの「A13」が告げる1nm台競争――微細化は終わらない、AI時代のプロセスロードマップを読む

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2026年4月22日、TSMCは米カリフォルニア州サンタクララで開催された「2026 North America Technology Symposium」で、新たな先端プロセス「A13」を発表した。A13は、2025年に発表されたA14の直接シュリンク版と位置づけられ、次世代AI、高性能コンピューティング、モバイル用途に向けて、より高密度で高効率な設計を可能にする技術として説明された。TSMCは同じ発表で、A12、N2U、CoWoS、3Dシリコンスタッキングなども含むロードマップを示しており、前工程と後工程を一体で拡張する姿勢を明確にした。

半導体業界では近年、「微細化の限界」が繰り返し語られてきた。トランジスタ寸法が原子レベルに近づき、露光、配線、電力供給、発熱、設計コストのすべてが難しくなっているためだ。しかし、TSMCのA13発表は、少なくとも2029年前後まで、ロジック半導体の微細化競争が続くことを示している。重要なのは、微細化が単に線幅を細くする競争ではなくなっている点である。トランジスタ構造、裏面電源供給、設計技術協調、先端パッケージングを組み合わせ、システム全体の性能を高める競争へ移っている。

本稿では、TSMCのA13発表を起点に、1nm台のプロセス競争の意味や流れを整理する。

A13とは何か：A14をさらに詰める“直接シュリンク”の意味

TSMCが発表したA13は、A14の直接シュリンク版である。直接シュリンクとは、既存ノードの設計思想やプロセス資産を引き継ぎながら、セル面積や配線密度を改善するアプローチを指す。完全に新しい構造へ移る場合と比べ、顧客は設計資産やCPUコア、インターフェース、メモリ制御回路など、半導体設計で再利用される回路ブロックであるIPを活用しやすく、移行リスクを抑えやすい。

AIやHPC向け半導体では、性能向上だけでなく、設計期間と量産立ち上げの確実性が極めて重要になる。最先端AIアクセラレータは、1チップあたりの開発費が大きく、設計ミスや量産遅延の影響も大きい。A13のような直接シュリンク型の選択肢は、顧客にとって「次の性能改善を取りに行きながら、設計リスクを管理する」手段になる。

TSMCはA13を、次世代AI、HPC、モバイル用途の計算需要に対応する技術として説明している。AIでは、演算性能だけでなく、同じ消費電力でどれだけ多くの計算を処理できるかが問われる。データセンターでは電力容量が制約になり、スマートフォンではバッテリーと発熱が制約になる。つまり、A13の価値は「より小さいチップを作れる」というだけではない。同じ面積、同じ電力枠の中に、より多くの機能を詰め込める点にある。

1nm台競争は“ノード名”より設計資産の継続性が重要になる

“1nm台”という表現は、実際の物理寸法そのものを単純に示すものではない。現在のプロセスノード名は、過去のようにゲート長や配線幅と直接対応しているわけではなく、性能、電力、面積の世代差を示すマーケティング上の呼称でもある。したがって、A13やA12を読む際には、数字の小ささだけでなく、どの顧客がどの用途で使えるかを見る必要がある。

TSMCが示したロードマップでは、A13、A12、N2Uなど、複数の選択肢が用途別に並ぶ。N2Uは2nm世代の拡張版とされ、既存N2系のIP互換性や効率改善が焦点になる。一方、A13やA12は、より先のAI・HPC・モバイル需要を見据えた世代である。つまり、すべての顧客が同時に同じ最先端ノードへ移るのではない。製品の性能要求、設計資産、コスト、量産時期に応じて、最適なノードを選ぶ時代になっている。

これは設計部門に大きな影響を与える。プロセスが進むほど、設計ルールは複雑化し、EDA、IP、検証、熱設計、電源設計の負荷が増える。最先端ノードでは、製造技術と設計技術を同時に最適化するDTCO、Design Technology Co-Optimizationが欠かせない。DTCOは、製造プロセス側の制約と設計側の要求を早期にすり合わせ、性能・電力・面積を最適化する考え方である。

A13の発表は、TSMCが単に製造技術を先に進めているだけではなく、顧客の設計資産をどう次世代へ移すかを重視していることを示す。これは、ファウンドリの競争力が「線幅」から「設計移行のしやすさ」へ広がっていることを意味する。

High-NA EUVを急がないTSMCの現実解とは

先端プロセスを語るうえで、High-NA EUVの扱いは重要である。EUVはExtreme Ultravioletの略で、極端紫外線を使って微細な回路パターンを形成する露光技術である。High-NA EUVは、従来のEUVより高い開口数を持つ次世代露光技術で、より微細なパターン形成を可能にする。一方で、装置価格、マスク、レジスト、工程設計、量産立ち上げの難度が上がる。

TSMCの2026年ロードマップでは、少なくとも2029年までHigh-NA EUVを前提にしない方針が報じられている。これは、技術的に保守的というより、量産経済性を重視した判断である。最先端ファウンドリにとって重要なのは、実験室で微細化を示すことではない。顧客のチップを大規模に、安定して、競争力あるコストで作ることだ。

既存EUVを使いながら、パターニング、設計ルール、配線、トランジスタ構造、パッケージングを組み合わせて性能を伸ばす。これがTSMCの現実解である。装置メーカー、材料メーカーにとっては、High-NAだけが商機ではない。既存EUVの生産性向上、レジスト性能、マスク欠陥低減、計測、検査、プロセス制御も引き続き重要になる。

AI時代の微細化は後工程と切り離せない

A13発表と同時に注目すべきなのが、TSMCの先端パッケージングロードマップである。TSMCは、AI需要に対応するため、CoWoSや3Dシリコンスタッキングを拡張している。CoWoSとはGPUやAIアクセラレータとHBMを大きなインターポーザ上に統合する先端パッケージング技術である。TSMCは2026年時点で5.5レチクルサイズのCoWoSを生産しており、2028年には約10個の大型コンピュートダイと20個のHBMスタックを統合できる14レチクルサイズCoWoSを生産予定としている。

この事実は、前工程の微細化だけではAI性能を伸ばせないことを示している。AIチップでは、演算チップ単体の性能に加え、HBMとの接続帯域、パッケージ内配線、電力供給、放熱が制約になる。プロセスノードがA13へ進んでも、メモリに十分な帯域で接続できなければ、システム性能は伸びない。

日本企業への示唆：微細化競争を“遠い最先端”で終わらせない

TSMCのA13は、日本の多くの企業にとって直接の製造対象ではない。しかし、その波及は広い。最先端プロセスが進むほど、フォトレジスト、洗浄薬液、成膜材料、CMP材料、計測装置、検査装置、露光周辺部材の要求水準が上がる。さらに、設計と製造の境界が近づくため、EDA、IP、パッケージ設計、熱解析、信頼性評価の重要性も高まる。

日本企業は、A13のようなノード名そのものを追うだけでは不十分である。どの工程で、どの材料特性が要求され、どの装置性能がボトルネックになるのかを見る必要がある。たとえば、微細化が進むと、欠陥の許容範囲は狭まり、膜厚均一性、粒子管理、パターン倒れ、配線抵抗、界面制御がより重要になる。先端パッケージングでは、反り、熱、接合信頼性、基板寸法安定性が課題になる。

TSMC A13の発表は、ロジック微細化が終わっていないことを示した。同時に、微細化が単独技術ではなく、設計、材料、装置、後工程を巻き込む総合競争になったことも示している。

A13の本質は「線幅」ではなく、AI時代の総合最適化にある

TSMCのA13発表は、半導体業界に対して明確なメッセージを出した。微細化はまだ続く。ただし、その意味は過去とは違う。A13はA14の直接シュリンクとして、設計資産の継続性と高密度化を両立させる技術であり、AI、HPC、モバイルの厳しい電力・面積制約に応えるための選択肢である。

半導体従事者が注目すべきなのは、プロセスノードの名称だけではない。TSMCは、A13、A12、N2Uといった前工程ロードマップに加え、CoWoSや3Dスタッキングを組み合わせ、チップ全体ではなくシステム全体で性能を高めようとしている。AI時代の競争力は、トランジスタ密度、メモリ帯域、パッケージサイズ、消費電力、放熱、設計移行のしやすさの総合点で決まる。

日本企業にとって、A13は遠い話ではない。材料、装置、検査、実装、基板、熱設計、品質保証のすべてが、最先端ロードマップの影響を受ける。微細化の先にある商機は、前工程だけでなく、後工程とサプライチェーン全体に広がっている。

＊この記事は以下のサイトを参考に執筆しました。

参考リンク

• TSMC Debuts A13 Technology at 2026 North America Technology Symposium
• TSMC Debuts A13 Technology at 2026 North America Technology Symposium PDF
• TSMC unveils process technology roadmap through 2029
• TSMC Tech Symposium 2026, By The Numbers