時代は14レチクルCoWoSへ――“基板の限界”に挑むAIパッケージ

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2026年4月22日、TSMCは米カリフォルニア州サンタクララで開催された「2026 North America Technology Symposium」で、同社開発の複数の半導体チップを一つの基板上で高密度に統合する「2.5D先端パッケージング技術」である「CoWoS」の拡張計画を示した。

TSMCは、現在5.5レチクルサイズのCoWoSを量産しており、2028年には約10個の大型コンピュートダイと20個のHBMスタックを統合できる14レチクルサイズのCoWoSを生産予定としている。さらに2029年には14レチクル超の拡張も計画している。

CoWoSはChip on Wafer on Substrateの略で、GPUやAIアクセラレータとHBMを大きなインターポーザ上に実装する先端パッケージング技術である。AIチップでは、演算チップとHBMを近接配置し、大量のデータを高速にやり取りする必要がある。そのため、CoWoSはNVIDIA（エヌビディア）などのAIアクセラレータに不可欠な技術として注目されている。

今回のTSMCの発表が重要なのは、AI半導体のボトルネックが前工程の微細化だけではなく、後工程・実装・基板・熱設計へ広がっていることを明確にした点である。AIチップの性能を上げるには、トランジスタを小さくするだけでなく、より多くの演算ダイとHBMを、より大きなパッケージ内で安定して接続する必要がある。

本稿では、TSMCの14レチクルCoWoS計画を、AIパッケージング競争、HBM搭載数の拡大、日本企業の材料・基板・検査商機という観点から読み解く。

CoWoS巨大化の意味：AIチップは1枚のダイでは足りない

AI半導体の性能向上は、単一チップの微細化だけでは限界に近づいている。巨大なAIモデルを処理するには、大量の演算器と高帯域メモリが必要になる。しかし、1枚のシリコンダイを大きくしすぎると、歩留まりが悪化する。そして、ダイ面積が大きいほど、欠陥に当たる確率が高くなり、コストが上がる。

そこで重要になるのが、複数のダイを一つのパッケージにまとめるチップレット設計である。チップレットとは、機能ごとに分割された小さな半導体チップを指す。演算、I/O、メモリ制御などを別々のダイとして作り、パッケージ内で接続することで、設計自由度と歩留まりを高めるのである。

CoWoSは、このチップレット時代の中核技術である。GPUやAIアクセラレータの大型コンピュートダイと、HBMスタックを高密度に接続する。AI処理では、演算器へ大量のデータを送り込む必要があるため、HBMとの接続帯域が性能を左右する。

TSMCが示した14レチクルCoWoSは、約10個の大型コンピュートダイと20個のHBMスタック（複数のDRAMを垂直に積み重ね一つの部品として統合した超高速メモリ技術）を統合できる規模である。これは、AIアクセラレータが単一チップではなく、パッケージ全体を一つの計算システムとして設計される時代に入ったことを示すものと言える。

レチクルサイズとは何か：露光の制約を超えるパッケージ設計

レチクルとは、半導体露光工程で回路パターンを転写するための原版である。露光装置は、一度に転写できる面積に上限があるため、先端ロジックのダイサイズは、このレチクル限界に制約される。AIチップでは、より大きな演算領域とメモリ接続が必要な一方で、1枚のダイをレチクル限界以上に大きくすることはできないのである。

これに対応するのがCoWoSである。しかし、この巨大化には技術課題がある。第一に、インターポーザの配線品質を保つ必要がある。第二に、パッケージの反りを抑える必要がある。第三に、複数の大型ダイとHBMを実装した状態で熱を逃がす必要がある。第四に、検査と歩留まり管理が難しくなる。このため、パッケージが大きくなるほど、材料の熱膨張差、接合不良、微細配線の欠陥が問題になりやすいのである。

こういった課題があるにも関わらず、TSMCが2028年に14レチクルCoWoSを計画していることは、AIパッケージング競争が、単なる組立技術ではなく、前工程並みの精密技術になっていることを示すものと言える。

HBM搭載数競争：20スタックから24スタックへ

AIアクセラレータでは、HBM搭載数が性能を左右する。HBMスタックが多いほど、メモリ容量と帯域を増やせるからだ。TSMCの2026年資料では、2028年の14レチクルCoWoSで20個のHBMスタック、2029年には24個のHBMスタックへの拡張が示されている。

このため、HBM搭載数の増加は、GPUメーカー、クラウド事業者、メモリメーカーにとって大きな意味を持つ。生成AIモデルは大規模化し、推論でも長い文脈やテキスト、画像、音声、動画など複数種類のデータを組み合わせて処理するAIを指すマルチモーダル処理が増えている。こうした処理では、モデルと中間データを高速に保持するメモリが必要になる。

ただし、HBMを増やせば簡単に性能が上がるわけではない。HBMは高価であり、供給も限られる。さらに、HBMスタックを増やすと、パッケージ面積、配線、消費電力、熱密度が増える。AIチップ全体の設計では、演算ダイ、HBM、インターポーザ、基板、電源、冷却を同時に最適化する必要がある。

TSMCのCoWoS拡張は、AI半導体の競争軸が「何nmで作るか」から「どれだけ大きなシステムを1パッケージに載せられるか」へ広がっていることを示している。

CoWoS不足が生んだ後工程の戦略価値

2023年以降、AIサーバー需要の急拡大により、CoWoSの供給不足が半導体業界で大きな話題になった。GPUが作れても、HBMと一緒に実装する先端パッケージング能力が足りなければ、AIアクセラレータは出荷できない。つまり、後工程がAIチップ供給のボトルネックになったのだ。

TSMCはCoWoS能力の拡張を進めているが、14レチクル化は単純な能力増強とは言えない面もある。パッケージ面積が大きくなり、HBM数が増えるほど、基板、材料、検査、組立の難度も上がるからだ。これは、先端パッケージングが単なる外注工程ではなく、ファウンドリ競争力の中核になったことを意味する。

後工程の戦略価値が上がると、サプライチェーンの見方も変わる。従来は、前工程ファブが最重要で、後工程は相対的にコスト競争の色が強かった。しかし、AI時代には、先端パッケージングの能力がGPU出荷量を左右する。顧客は、ファウンドリを選ぶ際に、前工程ノードだけでなく、CoWoS、SoIC、InFOなどの実装能力も重視する。

日本企業への示唆：基板・材料・検査がAI競争の中心へ

CoWoS巨大化は、日本企業にとって大きな商機を生む。日本企業は、半導体材料、基板、めっき、接着、封止、検査、計測、熱対策で強みを持つ。14レチクル級の大型パッケージでは、これらの技術が性能と歩留まりに直結するからだ。

特に重要なのは、パッケージ基板である。大型AIパッケージでは、高密度配線、大電流供給、熱拡散、寸法安定性が求められる。基板の反りや配線不良は、パッケージ全体の歩留まりを下げる。日本の基板メーカーや材料メーカーは、AIパッケージの高性能化に深く関与できる。

検査・計測も重要になる。複数の大型ダイと多数のHBMを統合する場合、どの段階で不良を検出するかがコストに直結する。最終組立後に不良が見つかると、高価なダイやHBMを含むパッケージ全体が損失になる。したがって、「KGD、Known Good Die」、つまり良品と確認されたダイを使うこと、工程ごとの検査を高度化することが不可欠になる。

CoWoSの巨大化は、AI時代の後工程が日本企業の主戦場になり得ることを示している。

CoWoS巨大化は、AI半導体の競争軸を変える

TSMCの14レチクルCoWoS計画は、AI半導体の性能競争が前工程だけで決まらないことを示した。2028年に約10個の大型コンピュートダイと20個のHBMスタックを統合できるパッケージを生産し、2029年にはさらに大型化する。このような計画はAIチップが一枚のダイではなく、一つのパッケージ全体で設計される時代を象徴するのである。

半導体従事者が注目すべきなのは、CoWoSが単なる後工程技術ではないことだ。HBM搭載数、インターポーザ配線、基板、熱、検査、歩留まりのすべてが、AIアクセラレータの供給力を左右する。GPUが設計できても、CoWoSが足りなければAIサーバーは作れないのである。

日本企業にとって、これは大きなビジネスチャンスである。基板、材料、封止、接合、検査、熱対策の技術は、AIパッケージングの中心となるだろう。AI半導体の主戦場は、前工程の微細化から、後工程を含むシステム統合へ広がっている。

＊この記事は以下を参考に執筆しました。

参考リンク

• TSMC Debuts A13 Technology at 2026 North America Technology Symposium
• TSMC Debuts A13 Technology at 2026 North America Technology Symposium PDF
• TSMC Sees AI Wafer Demand Rising 11x From 2022; 2026 Targets CoWoS With 24 HBM Stacks in 2029
• TSMC 2026 Technology Symposium, April 22, Santa Clara