2026.06.30 09:18
- 技術

背面電源ネットワーク：nTSVとBPR接続の最適化

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この記事のポイント

最先端チップ設計における電力・性能維持の課題に対し、背面電源ネットワーク（BSPDN）が解決策として注目されています。
BSPDNでは、nano-TSV（nTSV）と埋め込み電源レール（BPR）の接続が重要ですが、オーバーレイ誤差やコーナー丸まり（パターニング効果）が接続抵抗に影響を与えます。
SEMulator3D®を用いたシミュレーションにより、これらのプロセス効果がnTSV-BPR接続抵抗に与える影響を定量的に評価しました。
シミュレーション結果から、コーナー丸まりがあるとオーバーレイ誤差に対する抵抗感度が増加することが判明しました。
現実的なプロセス効果を考慮した予測モデリングにより、最適なプロセスウィンドウの確立と歩留まり向上が期待できます。

背面電源ネットワーク（BSPDN）とは

技術ノードが微細化し続ける中で、チップのフットプリントを縮小しながら、電力と性能を維持することはますます困難になっています。背面電源ネットワーク（BSPDN）は、この課題に対処するために、電源供給ネットワークをウェハーの裏面へ移動させる技術です。

BSPDNが解決しようとしている問題は、混雑したオフィスから人々を出すのに似ています。もし全員が同じ正面の廊下を使えば、混雑して動きが遅くなります。しかし、配達専用の裏側にもう一つ廊下を追加すれば、正面の廊下は空き、すべてがよりスムーズに動きます。同様に、背面電源供給は「裏側の廊下」を通して電力を供給し、チップの前面をより混雑させないようにします。

BSPDNを可能にするために、nano-through-silicon vias（nTSV）が埋め込み電源レール（BPR）に接続され、一部の電源配線がチップの下方へ移動します。これにより、前面の配線混雑が緩和され、信号整合性が向上します。

主要なプロセス課題：オーバーレイとパターニング効果

この設計は効果的である一方で、重要なプロセス上の課題をもたらします。

nTSVアライメント時のオーバーレイ変動
パターニング時のコーナー丸まり

これらの要因は、nTSV-BPR接続抵抗、ひいてはチップの性能と歩留まりに直接影響を与えます。

Semiverse® Solutionsチームは、imecの同僚と協力し、SEMulator3D®を用いた予測シミュレーションにより、BSPDN技術プロセスと性能を最近分析しました。nTSV抵抗に対するnTSVオーバーレイとパターニング効果の影響を評価し、プロセス最適化のための可能なマージンを特定しました。

SEMulator3D®によるnTSV抵抗のモデリング

SEMulator3D®の仮想測定を使用して、nTSV-BPR接続を最適化するために、クロスブリッジ・ケルビン・レジスタ（CBKR）構造の抵抗抽出を実行しました。CBKRは、金属線の寄与から接続抵抗を分離するためです（図1）。

図1. BSM-TSV-BPRセグメントのケルビン抵抗

左側の図はTSVライン抵抗を示しており、TSVを通過する完全な電気経路の抵抗を測定します。これには、TSV内の銅導体と、上下のTSV接続が含まれます。右側の図はTSVケルビン抵抗を示しており、金属線の抵抗を分離します。右側の図では、TSV接続の抵抗のみが測定されます。

SEMulator3D®の仮想製造を使用し、完全なCBKR構造のモデルで現実的なプロセス効果を再現するために、完全なプロセスステップシーケンスがシミュレーションされました。

図2は、nTSV-BPRのTEM断面と、対応するプロセスシミュレーション結果を示しています。シミュレーションは、結果として得られるnTSV-BPRのプロファイルと形状を正確に再現しました。

図2. BSM-nTSV-BPR TEM断面およびプロセスシミュレーション結果

理想化された円筒形または多角形のビアを超えて進むために、SEMulator3D®で完全なプロセスフローがシミュレーションされ、現実的なプロファイルの詳細が捉えられました。モデル化されたCBKR構造は、観察されたnTSV-BPR断面を再現し、プロセスで現実的なジオメトリでの抵抗抽出を可能にし、電気測定との比較の関連性を向上させました。

本研究では、TSVパターニングのコーナー丸まり効果とTSVオーバーレイ効果の両方をシミュレーションしました。

図3は、SEMulator3D®を使用してシミュレーションされた2つのnTSVパターニング構成を示しています。1つはコーナー丸まりなし、もう1つはコーナー丸まりありです。

図3. エッジ配置誤差（EPE）測定トップビューおよびnTSVパターニング丸まりシミュレーションの3Dビュー

シミュレーションでは、0 nmから45 nmのオーバーレイをスイープしながら、正方形と丸みを帯びたコーナーのnTSVプロファイルを比較しました（図4）。

図4. nTSVコーナー丸まりと様々なオーバーレイ（OVL）寸法のモデリング

シミュレーションハイライト：主要な発見

結果は、コーナーの丸まりがオーバーレイ誘発抵抗への感度を高めることを示しており、正確なモデリングには現実的なパターニング効果が不可欠であることを示しています。

シミュレーション結果は、安全なnTSVとBPR間の接続を保証するために、nTSVオーバーレイを30 nm未満にする必要があることを示しました。TSVパターニングの丸みを帯びたコーナーを使用する場合、正方形のセクションを使用する場合と比較して、nTSV-BPR接続はオーバーレイの問題に対してより敏感になります。したがって、TSVパターニングの丸まり効果は重要であり、抵抗シミュレーションでは考慮する必要があります。

現実的なプロファイルを使用したプロセスシミュレーションは、仮想電気シミュレーションに結合され、予測的なnTSV-BPR抵抗モデルを提供しました。その後、低nTSV抵抗のプロセス変動評価が実行されました。BPR接触面積の最適化と、nTSVオーバーレイ変動がnTSV-BPRチェーンリンク抵抗に与える影響も調査されました。

図5は、パターニング丸まりを伴うnTSVを使用した、抵抗に対するnTSVオーバーレイの影響を示しています。

図5. nTSVオーバーレイが抵抗に与える影響

シミュレートされた抵抗は、実際のnTSV抵抗測定値と比較してベンチマークも行われました。シミュレーションは測定分布の最小値を再現し、シミュレートされた抵抗モデルを検証しました。シミュレーションは、nTSVオーバーレイを約15 nmに制限すると、抵抗の低減とよりタイトな制御が達成されることを示唆しました。

結論：より良いプロセスウィンドウのための予測モデリング

SEMulator3D®プロセスモデリングは、nTSV接続を介した背面から前面への接続統合の予測プロセス評価を実行する上で非常に有用です。現実的なプロセス効果を含むnTSV-BPR構造の抵抗を予測するモデルを作成できます。TSVパターニングのコーナー丸まりとTSVオーバーレイ効果の両方をシミュレーションして、現実的な抵抗予測とプロセス変動の影響の評価を可能にできます。本研究で開発された予測BPRモデルは、最適なプロセスウィンドウを開発し、BPR寸法がさらに縮小される際に歩留まりを向上させるために使用できます。

Assawer Soussouは、France Semiverse® Solutions R&Dのシニア半導体プロセス＆インテグレーションエンジニアです。

謝辞

著者は、この研究に不可欠な貢献をしてくださったMichele Stucchi、Anne Jourdain、およびimecに深く感謝いたします。

この研究は、imecとECSEL（Electronic Components and Systems for European Leadership）による共同事業によって支援されました。ID2PPACプロジェクトの目標は、最先端ロジック技術の2 nmノード世代において、パフォーマンス、電力、面積、コスト（PPAC）の要件を達成できることを実証することです。

参考文献

J. Ryckaert, A. Gupta, A. Jourdain, B. Chava, G. Van der Plas, D. Verkest, E. Beyne, “Extending the roadmap beyond 3nm through system scaling boosters: A case study on Buried Power Rail and Backside Power Delivery”, Electron Devices Technology and Manufacturing Conference (EDTM), pp. 50-52 (2019).

A. Jourdain, M. Stucchi, G. Van der Plas, G. Beyer, and E. Beyne, “Buried power rails and nano-scale TSV: Technology boosters for backside power delivery network and 3D heterogeneous integration,” in Proc. IEEE 72nd Electron. Compon. Technol. Conf. (ECTC), pp. 1531–1538 (2022).

D. Prasad; S. S. T. Nibhanupudi; S. Das; O. Zografos; B. Chehab; S. Sarkar, “Buried power rails and back-side power grids: Arm CPU power delivery network design beyond 5 nm”, IEDM Tech. Dig., Dec. 2019, pp. 19.1.1–19.1.4.

M. Stucchi, F. Fodor and E. J. Marinissen, “Accurate Measurements of Small Resistances in Vertical Interconnects with Small Aspect Ratios”, 2020 IEEE European Test Symposium (ETS), Tallinn, Estonia, 2020, pp. 1-6.