この記事のポイント
- フィードフォワード制御は、リソグラフィ工程後のウェーハを測定し、次工程のエッチング条件を調整することで、不良品となるウェーハを工程内で回復させる技術です。
- デジタルツインシミュレーション「SEMulator3D®」を用いた検証では、フィードフォワード制御により、エッチング工程後のCpkが2.5倍に向上し、合格率が60.82%から96.77%へと大幅に改善しました。
- 合格率の向上は、レシピ変更によるスループット低下を吸収し、単位時間あたりの良品生産数を増加させる余地を生み出します。
- リソグラフィ工程におけるばらつきが増加しても、フィードフォワード制御は有効であり、Cpkと合格率の改善効果が維持されます。
半導体製造における歩留まり向上の重要性
半導体製造において、プロセスのばらつきとの戦いは絶え間なく続いています。規定値から外れたウェーハは、時間、能力、そして価値の損失を意味します。特に先端的な半導体製造では、微細な寸法(Critical Dimensions: CD)のわずかな変動が、ウェーハが次工程に進めるか、それともスクラップになるかを決定づけます。
だからこそ、プロセス制御戦略が重要となります。開ループ制御では、ばらつきを完全に無視するため歩留まりが悪化する可能性があります。一方、従来のフィードバック制御は、ウェーハが既に規定値を外れてしまった後にのみ反応します。
これに対し、フィードフォワード制御はより先を見越したアプローチを取ります。リソグラフィ工程の後に各ウェーハを測定し、次工程のエッチング条件を調整することで、ウェーハが失われる前に回復させることができるのです。
フィードフォワード制御とは?
フィードフォワード制御は、ある製造工程の後にウェーハを測定し、欠陥が発生する前にばらつきを補償するために、下流のプロセスパラメータを自動的に調整するプロセス制御戦略です。
フィードフォワード制御は、ウェーハのスクラップを削減し、半導体歩留まりを向上させる強力な手法として注目されています。なぜなら、製造業者は本来であれば規定値を外れてしまうウェーハを回復させることができるからです。
SEMulator3D®デジタルツインシミュレーションを用いて、Semiverse Solutionsチームは、フィードフォワード制御がいかにプロセス能力とウェーハ合格率を大幅に向上させるかを評価しました。
SEMulator3D®を用いたシミュレーション設定
フィードフォワード制御の効果をテストするため、SEMulator3D®を用いて、リソグラフィ→エッチングというシンプルな工程シーケンスをシミュレーションしました。リソグラフィ工程で意図的にばらつきを導入し、エッチング後のCpk(プロセス能力指数)を測定しました。その後、エッチング工程でフィードフォワード補正を実装し、この補正によってエッチング後のCpkが改善するかどうかを確認しました。
図1. フィードフォワード制御評価に用いたSEMulator3D®プロセスフロー
各シミュレーション実行は1枚のウェーハを表し、リソグラフィ後およびエッチング後のCD(Critical Dimension)を、合格/不合格の判断基準となるウェーハの平均値として扱いました。上限・下限仕様限界は、それぞれUSL + σwafer と LSL – σwafer として特定されました。ここで、σwafer はウェーハ内CD標準偏差です。
実際の生産では、エッチング後のCDはハードマスク(HM)とマンドレルエッチングの異方性によって変動します。今回のシミュレーションでは、HMとマンドレルエッチング工程それぞれに0.125と0.055の異方性値を使用しました。対応する標準偏差値として5 × 10-4および1 × 10-4を使用しており、これは非常に厳密に制御されたエッチングプロセスを示しています。
リソグラフィのばらつきとベースラインCpk
シミュレーションでは、500回のSEMulator3D®シミュレーション実行において、リソグラフィ工程でプロセスばらつきを導入しました。このようなウェーハ間ばらつきは、レジスト塗布、露光、現像時のリソグラフィ条件がウェーハ間で十分に制御されていない場合に、実際の生産現場でも発生する可能性があります。
今回のシミュレーションでは、結果としてリソグラフィCD分布の平均値は60.12 nm、標準偏差は2.06 nmとなりました。エッチングプロセスが非常に厳密に制御されていたにもかかわらず、この入力リソグラフィのばらつきはエッチングプロセスに伝搬し、CDの平均値35.39 nm、標準偏差2.07 nmのエッチング後CDを生成しました。
CDの±5%(平均値中心)を仕様限界と設定した場合、エッチング後のCpkは0.28(非常に低い)となりました。リソグラフィ/エッチング工程の組み合わせの後でこれらのウェーハを再加工/スクラップする代わりに、フィードフォワード補正はリソグラフィ工程の下流でウェーハを回復する道を提供しました。
図2. 開ループ制御:リソグラフィCDは固定エッチングレシピでエッチングCDに変換され、入力リソグラフィのばらつきに対する補正は行われません。
フィードフォワード戦略:リソグラフィCDによるビンニング
全てのウェーハに対して個別のレシピを調整するのではなく、ウェーハをリソグラフィ後のCD測定値に基づいて3つのグループにビンニングしました。
- CD < 59 nm(ターゲット未満):エッチング異方性を11.7%縮小してエッチングし、CDロスを低減してエッチング後のCDをターゲットに引き上げます。
- CD 59–61 nm(ターゲット付近):標準レシピでエッチングし、補正は適用しません。
- CD > 61 nm(ターゲット超過):エッチング異方性を9.9%拡大してエッチングし、CDロスを増加させてエッチング後のCDをターゲットに引き戻します。
これらのスケーリング係数は、SEMulator3D®シミュレーションを使用して選択されました。リソグラフィ後のCD測定値に基づいてエッチング異方性を変更することの実質的な効果は、ランダムなリソグラフィの変動を自動的に補正し、エッチング工程後のCDの広がりを軽減することです。
図3. 3つのビンニングされたエッチングレシピを使用したフィードフォワード制御下でのリソグラフィCDからエッチングCDへの還元
フィードフォワード制御の結果:ばらつきとCpkの改善
シミュレーションによると、フィードフォワード補正はエッチング後の分布を劇的に引き締めました。標準偏差は2.07 nmから0.8268 nmへと約60%減少し、エッチング後のCpkは0.2854から0.7135へと、プロセス制御で2.5倍の向上が見られました。
これらの改善は、リソグラフィ工程後にウェーハを再加工することなく達成されました。
図4. エッチング後CDヒストグラムと管理図:開ループ制御 vs. フィードフォワード制御
歩留まりとスループットへの影響
Cpkの改善は、ウェーハ合格率を60.8%から96.77%に向上させます。しかし、合格率だけでは不十分な指標です。フィードフォワード制御は、プロセスレシピの変更やレシピ固有のエッチング時間変更を伴うため、ウェーハのスループットを低下させる可能性があります。
成功を測定する正しい指標は、単位時間あたりの良品ウェーハ生産数であり、これは合格率 × スループットで計算できます。ベースラインの良品生産量に合わせるために、フィードフォワードパスは、生産スループットの最大(1 − 60.82/96.77) × 100% ≈ 37.14% の低下を許容できます。つまり、合格率の向上は、かなりのスループット低下を吸収してもなお、全体として有利になるほど大きいのです。
より高いばらつき条件下でのフィードフォワード制御
リソグラフィのばらつきを段階的に増加させてシミュレーションを繰り返しました。
- σ = 2.85 nm:未補正のエッチングCpkは0.21に低下しますが、フィードフォワード制御により0.47に回復します。合格率は46.9%から84.5%に向上し、最大44%のスループット低下を許容できる余地が生まれます。
- σ = 3.75 nm:未補正のエッチングCpkは0.16に低下しますが、フィードフォワード制御により0.27に回復します。合格率は36.3%から58.9%に向上し、最大38%のスループット低下を許容できる余地が生まれます。
図5. フィードフォワード制御は、リソグラフィばらつきの増加に伴い、合格率とCpkを改善します。
リソグラフィのばらつきが増加するにつれて、フィードフォワード制御は、エッチング工程のプロセス変更に伴うスループット損失を吸収してもなお、意味のあるCpkと合格率の改善を提供し続けます。
重要なポイント
フィードフォワードプロセス制御は、半導体製造におけるばらつきの経済性を変革します。下流のプロセスレシピステップを調整することで、規定値外のウェーハを積極的に救済します。各ウェーハのリソグラフィ後のCDを測定し、このCDに基づいて3つの事前に調整されたエッチングレシピのいずれかにウェーハをルーティングすることで、シミュレーションはエッチング後のCpkが0.2854から0.7135に改善し、合格率が60.82%から96.77%に増加することを示しています。これらの合格率の向上は、名目上のばらつき条件下で見られますが、リソグラフィのばらつきが増加しても、実質的な利益は維持されます。
フィードフォワードプロセス制御は、制御可能なスループットのペナルティと引き換えに、大きく持続的な合格率の向上を提供し、現代の半導体製造における歩留まり改善のための説得力のある手段となります。
参考文献
National Institute of Standards and Technology. 2012. Engineering Statistics Handbook. Section 6.1.6. “What Is Process Capability?”
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出典: 元記事を読む
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