Intel Foundry×ASMLのHigh-NA協業―6インチマスクで進める”現実解”の縫い合わせ

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この記事のポイント ✓ Intel FoundryとASMLは9月8日、High-NA EUVの業界準備を加速する協業を発表。焦点は現行6インチマスクを使う「レティクル・ステッチング」 ✓同日発表のASML×TSMCの12インチマスク構想とは補完関係にある。短中期は6インチ＋ステッチング、長期は12インチという二層構造 ✓IntelのHigh-NAは2026年7月、量産ロジック製品での準備の節目（readiness milestone）に到達済み。9月発表はその延長線上の技術準備の更新である ✓つなぎ目の精度がすべてを決めるため、マスク、EDA、重ね合わせ計測、検査、レジストで日本企業の商機が生まれる

2026年9月8日、Intel FoundryとASMLは、次世代露光技術High-NA EUVの業界的な準備を加速する協業を発表した。焦点は、現行の標準である6インチマスクを使いながら、複数回の露光をウエハ上で精密につなぎ合わせる「レティクル・ステッチング」で大型チップの設計に対応することにある。両社は、9月のSPIE Photomask Technology + EUV Lithography会議でステッチング技術の進捗を共有すると説明した。

このニュースは、同じ日に発表されたASML×TSMCの12インチマスク構想と合わせて読むと立体的に理解できる。TSMC側が2031〜2033年を見据えた「マスクの大型化」という長期の産業設計を打ち出したのに対し、Intel側は「今あるマスク規格のまま、つなぎ合わせで乗り切る」という短中期の現実解を深掘りする。両者は対立ではなく、時間軸の異なる補完的なアプローチである。

本稿では、ステッチングとは何か、なぜ必要なのか、Intelの狙い、技術的な難所、日本企業への示唆を解説する。

1. なぜステッチングが必要か：半分になった露光フィールド

High-NA EUV（開口数0.55）は、微細化の性能と引き換えに、1回の露光でウエハに焼ける面積が従来EUVの半分になるという制約を持つ。縦方向だけ8倍に縮小する特殊な光学系（アナモルフィック光学系）を使うためだ。ところがAIアクセラレータやHPCチップは、性能を求めてダイ（チップ本体）が大型化する一方であり、「半分のフィールド」に収まらない設計が現実に増えている。

選択肢は2つしかない。チップを分割して露光し、つなぐ（ステッチング）。あるいは、マスクを大きくして1回で焼けるようにする（12インチ化）。後者は業界全体の設備更新を伴う2030年代のテーマであり、High-NAを今から量産に使うためには、前者のステッチングが唯一の現実解になる。Intel FoundryはHigh-NA導入で業界の先頭を走っており、ステッチングの完成度は同社の量産計画に直結する。

2. 発表の中身と経緯：7月の「節目」の延長線

図1：ステッチングの仕組みと難所。つなぎ目の精度が歩留まりを決める

今回の発表は、新しい量産開始やチップの発表ではない。High-NA EUVを6インチマスクで実用化するための技術準備の更新であり、学会（SPIE）での進捗共有を軸とする協業の深化である。この点は正確に読む必要がある。

経緯を整理すると位置づけが明確になる。ASMLは2026年7月、Intel FoundryがHigh-NA EUVを用いた量産ロジック製品で「準備の節目（readiness milestone）」に到達したと発表している。Intelは研究開発段階からHigh-NA機を複数導入し、実ウエハでの処理実績を積み上げてきた。9月の発表はその延長線上で、量産適用の最大の技術課題であるステッチングに焦点を当てたものだ。露光装置を持っているだけでは量産はできない。設計分割、マスク品質、重ね合わせ、検査をそろえて初めて「使いこなせる」。今回の協業はその総仕上げの工程にあたる。

3. 技術的意味：設計と製造の境界が溶ける

ステッチングを実用にするには、露光だけでなく設計側の対応が不可欠だ。チップのどこで分割するか、つなぎ目にどの回路を置くか（誤差に強い配線を通すか、素子を避けるか）、誤差をどう設計マージンで吸収するか。これらはEDA（設計ツール)、ファウンドリのプロセス、マスク製造、顧客の設計チームが一体で解く課題であり、設計と製造の境界が実質的に溶けていく。

これはファウンドリの競争力の性質も変える。High-NA時代の受託製造は、「装置を持っているか」ではなく、「大型設計を分割・縫合して歩留まりよく量産できるか」というノウハウの勝負になる。Intel Foundryがステッチングへの取り組みを対外的に発信するのは、TSMCを追う立場として、この使いこなしの領域で先行を示す狙いがあると読める。ただし、技術準備の進展と、外部顧客の獲得（PDK、IP、価格、納期、パッケージングまで含む総合力）は別問題であり、後者は今後の実績で測るべきである。

4. 日本企業への示唆：「既存サイズの高難度化」は計測・検査の商機

Intelの現実解が意味するのは、6インチマスクという既存規格のまま、要求精度だけが一段と上がるということだ。これは日本企業にとって具体的な商機になる。第一に計測。つなぎ目のOverlay計測、CD計測の重要性が増し、ナノ精度の計測装置と解析ソフトの価値が上がる。第二に検査。マスク欠陥検査（レーザーテック）、ウエハ検査、つなぎ目部の外観・電気検査の需要が増える。

第三に材料。ステッチングは露光回数を増やすため、レジスト、現像・洗浄薬液の消費が増え、マスクブランクス（HOYA、AGC）とペリクルへの品質要求も上がる。第四にEDA連携。設計分割ルールの標準化が進めば、日本の装置・材料メーカーも仕様策定の場に早期に関与する意味が大きい。「マスクが大きくなる前」の数年間こそ、既存エコシステムの高度化で稼ぐ期間である。

5. 二層構造で読む：6インチの現在と12インチの未来

最後に、同日発表された2つの協業を一枚の絵で整理する。

図2：同日発表の2つのアプローチ。時間軸の異なる補完関係

短中期（〜2020年代末）は、6インチマスク＋ステッチングでHigh-NAを量産に載せる期間。Intel×ASMLの協業と、TSMCの2030年High-NA量産採用（6インチで）がここに含まれる。長期（2031年〜）は、12インチマスクでステッチング制約そのものを解消していく期間。TSMC×ASMLのイニシアチブが該当し、Samsungも参加を表明した。

両方が進む可能性が高い以上、サプライヤーは二正面の準備が要る。目先は6インチ規格内での精度向上（計測・検査・材料の高度化）、中期は12インチ対応の開発投資。この時間軸の使い分けが、High-NA時代のマスク・エコシステムで生き残る条件になる。

「縫い合わせる技術」がHigh-NA量産の鍵を握る

Intel Foundry×ASMLの協業は、High-NA EUVを現行6インチマスクで使いこなすための現実解＝ステッチングの完成度を高める取り組みである。大型AIチップの時代には、露光装置の性能だけでなく、設計分割、マスク、重ね合わせ計測、検査が一体で競争力になる。

12インチマスクという未来が来るとしても、それは2030年代の話だ。それまでの数年間、量産の主戦場は「つなぎ目の1ナノメートル」にある。日本の計測・検査・材料メーカーにとって、これは今すぐ動ける商機である。

用語解説

用語	解説
レティクル・ステッチング	複数の露光領域をウエハ上で精密につなぎ合わせ、1つの大型チップとして完成させる技術。
High-NA EUV	開口数0.55の次世代EUV露光。解像度と引き換えに露光フィールドが従来の半分になる。
露光フィールド	露光装置が1回の露光でウエハに焼き付けられる領域。この範囲を超える設計は分割露光が必要になる。
Overlay	複数の露光・工程間でのパターンの重ね合わせ精度。ステッチングの成否を左右する管理項目。
CD（Critical Dimension）	回路の重要寸法（線幅など）。つなぎ目での寸法揺らぎは性能・歩留まりに直結する。
readiness milestone	量産適用に向けた準備の節目。ASMLは2026年7月、IntelのHigh-NA量産ロジック製品での到達を発表した。
PDK	Process Design Kit。ファウンドリのプロセスで設計するためのルール・データ一式。外部顧客獲得の前提条件。
SPIE Photomask Technology + EUV Lithography	マスクとEUV露光の国際会議。ステッチングなど量産技術の進捗が共有される場。

参考リンク（出典）

• ASML／Intel Foundry：Intel Foundry and ASML Collaborate to Accelerate Industry Readiness for High-NA EUV（2026年9月8日）
• ASML：High NA EUV reaches new readiness milestone with first high-volume Logic product（2026年7月15日）
• ASML／TSMC：12インチマスク・イニシアチブ（比較参照、2026年9月8日）

本記事は公開情報（各社プレスリリース、決算資料、報道）に基づき、SEMICON.TODAY編集部が作成した。
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