Agentic AIの次の壁はメモリ接続―Astera Labsが示す“プール型メモリ”の現実味

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AIが自ら調べ、考え、ツールを使いこなす「Agentic AI」。その裏側で膨らみ続けているのが、AIの“作業メモ”を置くメモリである。Astera Labsが2026年9月15日に発表したメモリコントローラの拡張は、GPUの外側にメモリを増やし、サーバー間で共有するという解決策を示している。

この記事のポイント ■ Astera Labsは2026年9月15日、Agentic AIと汎用クラウド向けに「Leo Smart Memory Controller」ファミリーを拡張したと発表した ■ ラインアップはLeo X-Series、Leo 2 E-Series、Leo 2 P-Series。GPU直結メモリ、CPU接続のメモリ拡張、メモリのプール・共有といった構成を示した ■ AI推論では、HBMの容量だけでなく、CXL接続メモリ、DDR4メモリの再利用、プール型メモリの設計が重要になる

基礎から理解する：なぜメモリが足りなくなるのか

生成AIの普及により、AIインフラの焦点は学習（Training）から推論（Inference）へ広がっている。とくにAgentic AIでは、AIが単発で回答するだけでなく、検索、コード実行、外部ツールの呼び出し、検証、再推論を繰り返す。そのたびに、過去の文脈や状態を保持するKV Cache、Context Cacheが大きくなる。

GPUに搭載されたHBMは高速だが、高価で容量も限られる。すべてのキャッシュや中間データをHBMに置くとコストが高くなり、GPUの有効利用率も下がる。一方、遅いストレージへ逃がすと、推論の遅延が増える。

出典：各社・各団体の公表資料をもとにSEMICON.TODAY編集部作成

何が発表されたのか

Astera Labsは9月15日、Agentic AIと汎用クラウドのワークロード向けに、Leo Smart Memory Controllerファミリーを拡張したと発表した。ラインアップには、Leo X-Series、Leo 2 E-Series、Leo 2 P-Seriesが含まれる。GPU直結のメモリ、CPU接続のメモリ拡張、メモリのプーリング（共有）といった構成を示している。

このうちLeo X-Seriesは、Agentic AI向けの「direct fabric-attached memory」に関わる製品として示され、GPUに接続したメモリによるKV Cacheのオフロードを説明している。KV Cacheオフロードとは、GPUのHBMに置ききれないKV Cacheを、より低コストで大容量の外部メモリへ逃がす考え方である。同社は、DDR4メモリの再利用や動的なメモリプーリングにも触れている。

出典：各社・各団体の公表資料をもとにSEMICON.TODAY編集部作成

CXLとプール型メモリとは

CXL（Compute Express Link）は、CPU、メモリ、アクセラレータを接続する標準インターコネクトである。PCIeという汎用の接続規格をベースに、外部メモリをサーバーへ追加したり、複数のサーバーでメモリ資源を共有したりできる。Astera Labsの製品ページでは、PCIe 6.0やDDR4／DDR5に関わる仕様が示されている。

従来は、サーバーごとにメモリを抱え込むのが基本だった。そのため、あるサーバーではメモリが足りないのに、隣のサーバーでは余っている、という無駄が生じやすい。プール型メモリは、メモリをひとまとめにして、必要なサーバーに必要な分だけ割り当てる発想である。

出典：各社・各団体の公表資料をもとにSEMICON.TODAY編集部作成

日本企業への示唆

日本企業にとっては、基板材料、検査装置、プローブカード、メモリモジュール関連の部材、熱対策、コネクタ、電源部品が関わる領域である。AIサーバーが複雑になるほど、周辺部材と検査の価値は高まる。

注意すべき点

CXLメモリやプール型メモリは有望だが、導入には時間がかかる。ハードウェアだけでなく、CPU、OS、仮想化基盤、クラウド管理ソフト、セキュリティ、アプリケーション側の対応が必要になる。

今回の発表は製品ラインアップの拡張であり、どの顧客でどの規模の導入が進むかは公開情報からは確認できない。

まとめ

Agentic AIの普及で、AIの“作業メモ”であるKV Cacheは膨らみ続けている。HBMだけで受け止めるのはコスト面でも容量面でも限界があり、CXLで外部メモリを足し、さらにサーバー間で共有するという選択肢が現実味を帯びてきた。

Astera LabsのLeoファミリー拡張は、その“メモリ接続”の部品が整いつつあることを示す。AIインフラの競争は、演算チップとHBMに加え、メモリをどうつなぎ、どう分け合うかにも広がっている。

用語解説

用語	説明
CXL	Compute Express Linkの略。CPU、メモリ、アクセラレータを接続する標準規格。
KV Cache	AIモデルが推論時に過去の文脈情報を保持する仕組み。
KV Cacheオフロード	GPUのHBMに保持するKV Cacheを、外部のメモリへ移す考え方。
メモリプーリング	複数のサーバーやデバイスでメモリを共有し、必要に応じて再配分する考え方。
PCIe 6.0	高速I/O規格PCI Expressの第6世代。
TCO	機器代だけでなく、電力、冷却、運用、保守まで含めた総コスト。

出典（Sources）

・S1｜Astera Labs｜Astera Labs Bolsters Leo Smart Memory Controller Family for Agentic AI and General-Purpose Cloud Workloads｜2026-09-15

本文での主な参照箇所：Leoファミリー拡張、Agentic AI、DDR4 reuse、dynamic memory pooling

・S2｜Astera Labs｜Leo Smart Memory Controllers｜2026

本文での主な参照箇所：Leo X-Series、Leo 2、PCIe 6.0、DDR4/DDR5

※本記事は各社・各団体の公表資料をもとに作成したものであり、特定の銘柄の売買を推奨するものではありません。
記載内容は執筆時点の公開情報に基づきます。