AIがチップを設計する時代へ―TSMC OIPで見えたA14・CoWoS・UCIeの設計基盤

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AI半導体の競争というと、製造プロセスやGPUの性能に目が向きがちだ。しかし2026年9月23日のTSMC OIP Ecosystem Forumに合わせた一連の発表が示したのは、もう一つの主戦場──「設計環境」である。AIはチップを使うだけでなく、チップを設計する側にも入り始めている。

この記事のポイント ■ 2026年9月23日のTSMC OIP Ecosystem Forumに合わせ、Synopsys、Cadence、Siemensが先端プロセス・先端パッケージング向けの協業成果を発表 ■ Synopsysは、TSMC A14向け設計環境、AIベースの開発ワークフロー、CoWoS向けマルチダイ設計、統合マルチフィジックス・サインオフを掲げた ■ AIチップの競争は、製造ノードだけでなく、設計自動化、3DIC、UCIe、電源・熱・信号の統合検証で決まる

何が発表されたのか

TSMCのOIP Ecosystem Forum（9月23日）に合わせ、設計ツール大手が相次いでTSMCとの協業成果を発表した。Synopsysは、A14プロセス向け設計環境、AIベースの開発ワークフロー、CoWoS向けマルチダイ設計サポート、統合マルチフィジックス・サインオフを掲げた。

Cadenceは、TSMC A14向けツール認証、TSMC N3P上でのUALinkソリューション、N3P／N2P向けのシリコン実証済みIPなどを発表。SiemensもAIを活用した半導体設計や、CoWoS-L、A14／N3C／A16向け検証領域での進展を示した。

出典：各社・各団体の公表資料をもとにSEMICON.TODAY編集部作成

基礎から理解する：TSMC OIPとは

OIPはOpen Innovation Platformの略で、TSMCが設計ツール（EDA）ベンダー、IPベンダー、設計サービス企業、パッケージング関連企業と連携するエコシステムである。先端プロセスを使う顧客は、トランジスタを作れるだけでは製品を出せない。設計ルール、IP（再利用できる回路の部品）、検証ツール、パッケージ設計、熱・電源・信号の解析が必要になる。

設計ツールが成熟していなければ、顧客は先端ノードを使いにくい。IPがなければ、PCIe、Ethernet、UCIe、HBMインターフェースなどを短期間で設計できない。サインオフ（製造前の最終確認）が不十分なら、製造後に動作不良や熱問題が出る。TSMCのような先端ファウンドリにとって、OIPは顧客を支える土台である。

出典：各社・各団体の公表資料をもとにSEMICON.TODAY編集部作成

なぜAIが設計を支援する必要があるのか

AIチップの設計は、従来のSoCより複雑である。GPUやAI ASICでは、大量の演算器、HBMインターフェース、高速I/O、チップ内ネットワーク、電源管理、熱設計が密接に関係する。回路の配置と配線、消費電力の最適化、タイミングの調整、検証、テストは、組み合わせの数が膨大だ。

AI支援EDAは、人間の設計者が試行錯誤していたパラメータ探索を支援し、設計期間の短縮や品質の改善に寄与する可能性がある。ただし、AIが設計者を置き換えるわけではない。最終的な仕様判断、アーキテクチャの選択、リスク評価、顧客要件の調整は人間の役割として残る。

CoWoS、UCIe、マルチダイが設計を変える

設計を難しくしている最大の要因の一つが、マルチダイ化である。CoWoSはTSMCの先端パッケージング技術で、GPUやAI ASICとHBMを高密度に接続する用途で重要になっている。UCIe（Universal Chiplet Interconnect Express）は、チップレット（機能ごとに分けた小さなチップ）同士をつなぐ標準規格だ。

出典：各社・各団体の公表資料をもとにSEMICON.TODAY編集部作成

AIチップはもはや「1枚のダイ」ではなく、「複数のダイとメモリと接続技術を組み合わせたシステム」である。ファウンドリ、EDA、IP、OSAT（後工程受託）、基板、材料、検査が一体で動かなければ、先端AIチップは作れない。

製造・装置・材料への影響

設計段階でCoWoS、UCIe、IVR（チップやパッケージ内の電圧制御）、熱、電源、信号品質を考慮するほど、製造側にも高い精度が求められる。先端パッケージングでは、インターポーザ、RDL（再配線層）、マイクロバンプ、ハイブリッドボンディング、基板、反りの制御、熱界面材料が重要になる。

日本企業にとっては、パッケージ基板、検査装置、計測装置、材料、熱対策部材、プローブカード、そしてEDAに通じた人材が重要になる。

注意すべき点

AI支援EDAは有力な方向だが、万能ではない。設計データの品質、ツールの検証、顧客固有の制約、製造ばらつき、IPの互換性、パッケージングの制約がある。AIが生成した設計案も、最終的には物理・タイミング・電源・熱・信頼性の検証を通過しなければならない。

また、TSMC OIPでの発表はエコシステムの準備が進んだことを示すものであり、すべての顧客製品がすぐにA14や新しいマルチダイ環境で量産されるという意味ではない。

まとめ

TSMC OIP 2026に合わせたSynopsys、Cadence、Siemensの発表は、AI半導体競争の焦点が製造ノードから設計基盤へ広がっていることを示す。A14、N2P、N3P、CoWoS、UCIe、UALink、IVR、AI支援EDAは、AIチップを“システム”として設計するための要素である。

AIはチップ設計のプロセスにも入り始めたが、設計者を置き換えるのではなく、設計者が扱う複雑さを支える技術として見るべきだ。日本企業にとっても、材料・装置に加え、設計、検証、パッケージング、熱、テストを横断する人材と技術が重要になる。

用語解説

用語	説明
TSMC OIP	TSMCがEDA、IP、設計サービス、パッケージング企業と連携し、顧客の先端チップ設計を支援するエコシステム。
EDA	Electronic Design Automationの略。半導体の設計・検証に使うソフトウェアツール。
CoWoS	TSMCの先端パッケージング技術。GPUやAI ASICとHBMを高密度に接続する用途で重要。
UCIe	チップレット間接続の標準規格。マルチダイAIチップで重要性が高まる。
サインオフ	設計が製造可能で、性能・電力・信頼性の要件を満たすことを最終確認する工程。
IVR	Integrated Voltage Regulatorの略。チップやパッケージ内で電圧を制御する技術。

出典（Sources）

・S1｜Synopsys｜Synopsys and TSMC Partner to Accelerate AI Systems Innovation with Agentic AI and Advanced Design｜2026-09-23

本文での主な参照箇所：A14設計環境、AIワークフロー、CoWoS、UCIe、IP

・S2｜Cadence｜Cadence Collaborates With TSMC to Deliver Certified Tool Solutions and UALink IP on TSMC Advanced Processes｜2026-09-23

本文での主な参照箇所：A14ツール認証、UALink、N3P/N2P IP

・S3｜Siemens｜Siemens and TSMC advance AI-powered semiconductor design｜2026-09-23

本文での主な参照箇所：AI支援設計、CoWoS-L、A14/N3C/A16検証

※本記事は各社・各団体の公表資料をもとに作成したものであり、特定の銘柄の売買を推奨するものではありません。
記載内容は執筆時点の公開情報に基づきます。