GAAトランジスタの性能を左右する応力不均一性：仮想加工と物理解析による解決策

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この記事のポイント

• GAA（Gate-All-Around）トランジスタでは、積層されたチャネル間で応力に不均一性が生じ、性能に悪影響を及ぼすことがあります。
• この応力不均一性は、チャネル厚、フィン幅、側面エッチングなどの設計パラメータによって引き起こされ、電流の偏りや閾値電圧のばらつきを招きます。
• 仮想加工シミュレーションツール「SEMulator3D®」を用いることで、製造前に応力不均一性を予測・特定し、設計最適化が可能になります。
• 特に、最上部チャネルの厚みをわずかに増やすことが、応力均一性の向上に大きく寄与することが示されました。
• フィン幅と側面エッチングの相互作用も応力均一性に影響を与え、これらを最適化することでGAAトランジスタの性能予測と設計の精度を高めることができます。

GAAトランジスタにおける応力不均一性の原因と影響

サブ5nm CMOSチップの進化を牽引するGAA（Gate-All-Around）ナノシートトランジスタですが、積層されたナノシートチャネル間に生じる機械的応力の不均一性という、新たな課題が浮上しています。

応力はシリコンのバンド構造を変化させ、キャリア移動度を直接左右するため、積層されたナノシート間でわずかな応力の不均衡が生じるだけで、幾何学形状だけでは予測が難しいデバイス特性の歪みが発生します。

応力不均一性のメカニズムとSEMulator3D®による解決策

応力不均一性は、積層されたナノシートチャネルが製造プロセス中に異なる歪みレベルを経験する際に発生します。これらの違いは、キャリア移動度、電流の流れ、閾値電圧、リーク電流に影響を与えます。SEMulator3D®の応力モデリングを使用することで、エンジニアはこれらのばらつきを早期に特定し、チャネル厚、フィン幅、側面エッチングを最適化して性能を向上させることができます。

例えるなら、GAAトランジスタの積層チャネルを、交通を均等に流すための3車線の高速道路に例えることができます。もし1つの車線が他の車線よりも滑らかで幅が広い場合、より多くの車が自然とその車線に集中します。同様に、あるナノシートが高い応力と優れたキャリア移動度を持つ場合、デバイスが期待される動作から外れるほど、不均衡な量の電流を流してしまう可能性があります。

この応力問題を解決するには、半導体製造工程のシーケンスをエミュレートし、結果として得られる3次元構造における応力問題を積極的に特定できるツールが必要です。

Lam Semiverse® Solutionsのエンジニアは、統合された応力モデリングを備えたSEMulator3D®を使用して、GAA積層ナノシート間の応力変動を予測し、応力均一性を改善する方法を学びました。彼らは、チャネル厚、フィン幅、側面エッチングがどのように相互作用して応力不均一性を引き起こすかを特定し、わずかに厚いトップチャネルが均一性を劇的に改善することを発見しました。

GAAナノシートトランジスタ性能における応力均一性の重要性

GAAアーキテクチャは、ソースとドレインの間に垂直に積層された、分離されたシリコンチャネルで構成されています。チャネルはゲートで囲まれ、ゲートが電子輸送とトランジスタのオン/オフ状態を制御します。チャネル内の応力または歪みは、シリコンのバンド構造とキャリア移動度、飽和電流、オフ状態電流、閾値電圧を再形成します。

理想的には、すべてのGAAチャネルは同一の応力を受け、同様に振る舞うべきです。実際には、プロセス誘発のばらつきにより、異なる応力または歪みレベルを経験します。最も高い応力を受けるチャネルは、移動度が向上し、不均衡な量の電流を流します。高歪み、低Vt（閾値電圧）のナノシートチャネルは、他のチャネルが適切に制御されていても、オフ状態リーク電流を支配する可能性があります。このリーク電流は、Vtのばらつきを引き起こし、トランジスタの実効的なオン特性を予期しない方法で変更する可能性があります。したがって、スタック全体にわたる均一な応力は重要な設計ターゲットであり、その達成方法が当初は明らかでないため、シミュレーションが不可欠です。

SEMulator3D®を用いたGAAナノシートデバイスの応力シミュレーション

レイアウト、プロセスステップ、および材料情報をSEMulator3D®に入力して、GAAデバイスの3Dプロセスモデルを作成しました。次に、統合された応力解析を備えた生成された3Dモデルを使用して、GAAチャネル内の予測される応力レベルを調査しました。

チャネル内の応力は、シリコンとエピタキシャル成長されたソースおよびドレイン領域との間の格子不整合により発生します。pFETの場合、エピタキシャル成長されたソース/ドレイン材料は、シリコンよりもわずかに大きい格子定数を持ちます。nFETのソース/ドレイン材料は、シリコンよりもわずかに小さい格子定数を持ちます。

リプレースメントメタルゲート（RMG）プロセスステップ中、チャネルはフリースタンディングになり、これらの応力緩和が可能になります。圧縮応力を受けたソース/ドレイン領域は膨張してpFETチャネルを圧縮状態にし、引張応力を受けたソース/ドレイン領域は収縮してnFETチャネルを引張状態に引き込みます（図2参照）。

モデルでは、エピタキシャルSi/SiGeスタック、フィンパターニング、ゲートモジュール、ソース/ドレイン成長、およびRMGモジュールといった、主要なプロセスステップ変更ごとに応力が計算されます。

チャネル厚がGAAナノシートの応力均一性に与える影響

応力均一性に対する設計変更の影響をテストするために、実験計画法（DOE）を実行しました。DOEでは、個々のシリコン層の厚さ（チャネル1～3の厚さ）とフィン幅を変化させました。これらのパラメータは、応力の主要な要因であるチャネル断面積を制御します。

チャネルの垂直カットに沿った平均縦応力（Sigma_yy）を抽出しました（図3）。3つの明確な応力ピークが示されており、これはモデルで使用された3つのナノシートに対応します。これらの応力ピークは、pFETでは圧縮、nFETでは引張です。3つの値は目に見えて異なり、nFETはより大きな応力不均一性またはばらつきを示しています。

図4は、DOE変数に対する関数としての応力不均一性（「応力差」と呼ぶ）をコンタープロットで表しています。pFETの応力差は200 MPa未満に留まるのに対し、nFETの応力差は400～800 MPaに達します。応力差は、最上部チャネル（チャネル3）の厚さに最も敏感です。チャネル3の厚さが増加するにつれて、応力差は減少します。

これは図4で見られ、チャネル3の厚さが4 nmから7 nmに増加すると、赤（最も高い応力差）のコンターが青（最も低い応力差）に変化します。この結果は、応力差を最小限に抑えるために、最上部チャネル（チャネル3）は下のチャネルよりもわずかに厚い必要があることを示しています。

フィン幅と側面エッチングがGAA応力均一性に与える影響

フィン幅の影響は、フィンの側面エッチング比が高い場合に顕著になります（図5）。フィン幅は、参照として浅溝部絶縁膜（STI）の高さで測定されます。フィンの側面エッチング比は、フィンのテーパーを制御し、STI高さより上のチャネル幅の損失を決定します。

低い側面エッチング比では、フィンのテーパーが低く、チャネル幅のばらつきはそれほど大きくありません。高い側面エッチングでは、トップチャネルはボトムチャネルよりも著しく狭くなります。応力不均一性に対するフィン幅とフィンの側面エッチングの相互作用は、図6で見られます。

低い側面エッチング比0.05および0.075では、フィン幅が減少しても応力差のコンターはあまり変化しません。高い側面エッチング比0.1（より大きなフィンテーパー）では、フィン幅が変化すると応力差のコンターが変化します。具体的には、狭いフィン（25～26 nm）と薄いチャネル3（4～5 nm）の場合、nFETケースの応力差は900 MPaになります。フィン幅を25 nmに固定し、チャネル3の厚さを4 nmから7 nmに増加させると、応力差は500 MPa近くまで低下します。pFETでは効果は弱いですが、過度の側面エッチング比の下でも依然として存在します。

GAAナノシート応力最適化の主要なポイント

この研究は、3Dプロセスモデルビルダーまたは個別のプロセスモデリングツールとしてのSEMulator3D®の価値を強調しています。堆積、パターニング、ゲートモジュールステップの完全なシーケンスをエミュレートし、結果として得られる3D構造で応力を計算することで、微妙なプロセス選択がデバイス性能にどのように影響するかを捉えています。

スペーサーの厚さ、側面エッチング、個々のチャネルの厚さは、積層されたナノシート間の機械的ばらつきにつながります。複雑な半導体プロセスと高忠実度応力シミュレーションの組み合わせにより、生のジオメトリから実行可能な設計インサイトが得られ、エンジニアはチャネル厚とフィン幅を共同で最適化して、均一な応力と予測可能なGAAデバイス性能を実現できます。

参考文献

1. Thompson, S.E. et al. 2006. “Uniaxial-process-induced strained-Si: extending the CMOS roadmap,” IEEE Transactions on Electron Devices, 53(5), pp. 1010–1020.

2. Eneman, G. et al. 2020. “(Invited) Stress Simulations of Fins, Wires, and Nanosheets,” ECS Transactions, 98(5), pp. 253–265.

3. Rawat, A. et al. 2021. “Performance Trade-Off Scenarios for GAA Nanosheet FETs Considering Inner-spacers and Epi-induced Stress: Understanding & Mitigating Process Risks,” ESSDERC 2021, pp. 55–58.

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