Lamとimec、次世代3D集積技術とHigh-NA EUVドライレジストで協業を拡大

この記事のポイント

• Lamとimecが戦略的協業を拡大し、AI向け次世代3D集積技術とHigh-NA EUVパターニングの共同研究開発に着手しました。
• 3D集積、アドバンストパッケージング、次世代メモリの量産化に向け、成膜やエッチングなどのプロセス課題解決を推進します。
• High-NA EUV環境下でLamの「Aether®」ドライレジストを活用し、超微細配線のパターニングや欠陥低減を検証します。
• 研究開発の成果を早期に量産ソリューションへ移行させ、将来のGAAやCFETなどの高度なアーキテクチャ実現を支援します。

AIが再定義する半導体性能のスケーリング

大規模AIモデルのトレーニングと導入には、かつてない計算能力（演算性能）、メモリ帯域幅、エネルギー効率が求められています。これらの要求に応えるためには、もはや単なるトランジスタの微細化スケーリングだけでは不十分です。チップが完全なシステムとしてどのように設計、接続、パッケージング、製造されるかがますます重要になっています。

業界の答えは3次元（3D）で具現化しつつあります。3D集積、アドバンストパッケージング、次世代メモリアーキテクチャ、そして新たなパターニング技術は、AIコンピューティングの重要な実現要素として浮上しています。これらにより、半導体メーカーは従来の微細化の制約を打ち破り、AI時代に求められる性能向上を提供できるようになります。こうした背景から、Lamは先端半導体技術の世界的な研究革新拠点であるimecとの長年にわたる戦略的協業を拡大し、先端3D集積の実現と、将来のHigh-NA EUVパターニングに向けた「Aether®」ドライレジストの推進という2つの新たな共同研究開発重点分野を設定しました。

最先端のAIシステムは、ロジック、メモリ、インターコネクト技術の緊密な統合に依存しています。これらの要素間でデータを効率的に転送することは、個々のトランジスタ性能を向上させることと同等に重要です。

この現実は、複数の専用チップを単一システムに統合するアドバンストパッケージングやチップレットアーキテクチャの採用を加速させています。3D集積により、半導体メーカーはエネルギー効率を改善しながら、性能、メモリ容量、帯域幅を拡大できます。従来のトランジスタスケーリングが困難になる中、アドバンストパッケージングは半導体性能を拡張するための重要な道筋となっています。しかし、これらのアーキテクチャの大規模な量産性を確立するには、材料、成膜、エッチング、パターニング、集積の各領域におけるイノベーションが不可欠です。ここで、協調的なイノベーションが重要となります。

3D集積技術の量産準備を加速

Lamとimecは、アドバンストパッケージングおよび次世代メモリを支える3D集積技術の製造準備（量産化対応）を加速するために協業しています。

Lamが持つ成膜およびエッチングの強みと、imecのワールドクラスの集積インフラを融合させることで、有望なイノベーションを研究室から量産製造へと移行させる速度を高めることを目指しています。この協業では、異種集積（ヘテロジニアス・インテグレーション）が業界全体で広く普及する前に解決すべき主要なプロセス課題に焦点を当てています。共同研究分野には、厚膜誘電体成膜、非対称応力補償、ベベル成膜、プラズマダイシングのほか、アドバンストパッケージングや将来のメモリアーキテクチャに向けたプロセス検証が含まれます。

また、新たな電荷捕獲（チャージトラップ）材料、精密多層成膜、高アスペクト比チャネルエッチング、ディープメモリコンタクト、低抵抗インターコネクトなど、将来の3Dメモリ技術にも取り組みが拡大しています。これらのイノベーションは、AIワークロードによって大容量メモリ密度と帯域幅への需要が高まる中で、極めて重要性を増しています。

次世代High-NA EUVパターニングを可能にする「Aether」ドライレジスト

アドバンストパッケージングと3D集積がシステムレベルのスケーリングを支える一方で、AIは最先端ロジックデバイスの継続的な進化にも依存しています。

業界がオングストローム世代のノードに近づくにつれ、より微細なフィーチャーサイズとトランジスタ密度の向上を実現するためにHigh-NA EUVリソグラフィが必要とされています。しかし、High-NA EUVには、レジスト、マスク設計、パターニング、材料、成膜、エッチング、デバイス集積に関連する技術革新が求められます。

これらの課題に対処するため、LamとimecはLamの「Aether」ドライレジストプラットフォームの適用を進める研究開発でも協力しています。imecのHigh-NA EUV研究環境を活用し、解像度、感度、焦点深度、確率的欠陥（ストカスティック欠陥）の改善に注力しています。

この協業には、極めて微細なピッチにおけるルテニウムのダイレクトメタルエッチングなど、先端インターコネクトに向けたAetherによるパターニングの探求が含まれます。これらの革新は、将来のロジックノードにおける低抵抗配線と電気的性能の向上を支えることを目的としています。

重要な点として、Aetherの潜在能力は、20 nm未満のルテニウムダイレクトメタルエッチングインターコネクトに対する単一露光High-NA EUVパターニングを達成した共同研究によってすでに実証されています。この成果では、20nmピッチにおいて、ブリッジ欠陥に敏感なフォーク構造で100%、断線欠陥に敏感なメアンダ構造で>90%の電気的歩留まりがウェーハ全面で得られました。Aetherによるパターニングは、マルチパターニングの複雑さを低減し、製造性を向上させる有望なアプローチとして注目されています。

Lamのエッチング装置「Akara®」やALDポートフォリオ「Striker®」と組み合わせることで、Aetherは、将来のAIコンピューティングを牽引すると期待されるGate-All-Around（GAA）や相補型FET（CFET）アーキテクチャの実現に向けた包括的なアプローチの一翼を担っています。

AIに向けた半導体イノベーションの加速

AI時代は、半導体イノベーションの複雑さと緊急性を同時に高めています。先端パターニングやトランジスタアーキテクチャから、メモリ、パッケージング、システム統合に至るまで、テクノロジースタック全体でブレークスルーが起きなければなりません。

これらの新たな共同研究分野は、エコシステムのリーダーが連携して製造課題を早期に解決し、研究成果を拡張性のある量産ソリューションへと転換することで、真の技術的進歩がより迅速に達成されるというLamの基本理念を反映しています。

次世代3D集積の実現であれ、High-NA EUV向けAetherドライレジストの推進であれ、目指すところは共通しています。それは、革新的なアイデアを量産可能な製造技術へと昇華させるスピードを加速することです。

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