自己整合CFET技術が拓く10オングストローム以降のCMOS微細化：N3比で面積52.7%削減へ

この記事のポイント

• 10オングストローム（Å）以降の微細化において、従来のGAAナノシートは物理的・製造上の限界に直面しています。
• NMOSとPMOSを垂直に積層する自己整合相補型電界効果トランジスタ（SA-CFET）により、大幅な面積縮小と性能向上が期待されます。
• デジタルツインによるプロセスモデリングで、N3技術比でSRAMセル面積を52.7%削減できることが実証されました。
• 3つの自己整合モジュールを採用することで、コンタクトの過密を解消し、十分なプロセスマージンを確保しています。

10 Å以降のトランジスタ微細化における課題

半導体業界が10オングストローム（Å）ノードを超えて微細化を進める中、従来のトランジスタ設計は本質的なスケーリングの限界に直面しています。寸法の縮小が続くにつれて、従来の全周ゲート（GAA：Gate-All-Around）ナノシートトランジスタは、リーク電流、キャリア移動度、抵抗、製造ばらつきといった増大する課題に直面する可能性があります。

具体的には、以下のような物理的および製造上の問題が挙げられます。

• ゲート長縮小に伴うソース・ドレイン間のトンネリング現象とリーク電流の増大
• チャネル厚削減による移動度の低下、表面散乱、および製造上の困難さ
• トランジスタサイズの縮小に伴うコンタクト抵抗および寄生抵抗の増大
• 10 Å以降のノードで歩留まりに深刻な影響を与える製造ばらつき

これらの課題により、単にアクティブ領域、ゲート、または金属配線ピッチを縮小するだけでは、ナノシートデバイスの面積縮小や集積度の向上を図ることが極めて難しくなっています。

CFETが10 Å未満の微細化で重要視される理由

相補型電界効果トランジスタ（CFET：Complementary Field-Effect Transistor）は、NチャネルMOS（NMOS）とPチャネルMOS（PMOS）デバイスを垂直に積層するアーキテクチャです。横並びのデバイス配置と比較して、セル面積の削減、実効チャネル幅の拡大、および静電制御の改善を実現します。

しかし、CFETアーキテクチャには独自の重要な統合課題が存在します。金属ゲートの分離プロセスの複雑さや、短絡（ショート）や断線（オープン）を引き起こす恐れのあるコンタクトの過密化です。これらの問題は寸法が縮小するほど顕著になり、微細化の継続には革新的なソリューションが求められています。

自己整合アーキテクチャ（SA-CFET）の仕組み

これらの課題に対処するため、3つの主要な自己整合モジュールを備えた自己整合CFET（SA-CFET：Self-Aligned CFET）アーキテクチャが提案されました。

• SA-BPR（埋め込み電力レール／Buried Power Rail）
• SA-CT（コンタクト／Contacts）
• SA-TSV（シリコン貫通電極／Through-Silicon Via）

これらのプロセスマジュールは、エッジ配置エラー（EPE）の許容範囲を広げ、コンタクトの混雑を緩和してプロセスマージンを改善します。このアーキテクチャでは、非金属ゲートカット設計と仕事関数制御のための誘電体分離（MDI：Middle Dielectric Isolation）を採用しています。SA-CFETはN3仕様（CPP 42-nm、メタルピッチ 21-nm）との互換性を維持しながら、重ね合わせ（オーバーレイ）精度の影響を受けやすい工程を自己整合プロセスへと転換し、製造性を高めています。

設計の実装：SRAMおよびロジックセル

SA-CFET設計を用いることで、単一のフィン内で金属ゲートの分割を必要とせず、6T SRAMセルおよびロジック標準セル（NOT、NAND、NOR）を構築することに成功し、プロセスフローを簡素化しました。デジタルツイン（プロセス）シミュレーションによって検証された完全な相互接続ネットワークは、自己整合プロセスの利点を保ちながら、複雑な配線能力を発揮することを示しています。

性能検証の結果

Semiverse® Solutionsチームは、SEMulator3D®を使用したデジタルツインプロセスモデリングを通じ、SA-CFETアーキテクチャがSRAMおよびロジックセルに対応できることを実証しました。

SA-CFETは0.0094 μm²の6T SRAMビットセル面積を達成し、これはN3技術と比較して52.7%の面積削減、最新のA7 CFET設計と比較して19%の削減に相当します。プロセスの堅牢性検証では、すべての重要なコンタクト層において少なくとも10 nmのオーバーレイウィンドウが確認され、オープン／ショート不良のない堅固なプロセスマージンが実証されました。

まとめ

複数の自己整合プロセスを採用した革新的なSA-CFETアーキテクチャは、既存の半導体製造と比較して同等またはより緩やかな設計ルールを共有しながら、既存のN3デバイスおよび最新のCFETアーキテクチャの双方から面積を削減できることが示されました。

さらに、既存のナノシートアーキテクチャで見られる微細化課題の多くを回避し、より小さなノードで実効チャネル幅の拡大と静電制御の向上による性能強化を実現します。このアプローチは、10 Å以降のトランジスタに向けたCMOSスケーリングを支える有望なアーキテクチャソリューションとなると見込まれています。

出典: 元記事を読む