HPC需要の急増で注目を浴びるチップレット
近年、HPC（High Performance Computing）需要の急増により、従来のモノリシック SoC 設計では性能・電力・コストの制約が顕在化している。この課題に対し、業界全体で注目されているのが「チップレット」だ。これは複数の機能ブロック（ダイ）を 1 つのパッケージ内に統合することで、設計の柔軟性、開発期間の短縮、再利用性の向上を実現する手法である。Intel の「EMIB」、TSMC の「CoWoS/SoIC」、AMD の「Infinity Fabric」など海外大手各社はチップレット技術を軸に次世代製品を展開している。
一方、日本国内を見渡すと、アオイ電子、ソシオネクスト、ルネサスエレクトロニクス、ソニーグループなどがチップレット関連で存在感を示す。とりわけアオイ電子はこの技術で世界的な注目を集めている。では、この世界的潮流の中で日本企業はどのような立ち位置を取り、どの戦略をとるべきなのか。本稿ではチップレットアーキテクチャの基本概念から EDA フローへの影響、そして日本の技術的優位性を俯瞰する。
“ポストムーア”時代の中核技術チップレットとは
1. チップレットとは何か
チップレットとは、従来 1 つのシリコン上に統合されていた機能を複数の小型ダイに分割してパッケージングする設計手法。異なるプロセスノードや設計チームによる IP ブロックの組み合わせが可能となり、開発の柔軟性が大幅に向上する。
チップレットは、ムーアの法則の限界が叫ばれる中で、性能向上を継続するための“ポストムーア”時代の中核技術と位置づけられている。（出典：https://www.imec-int.com/en/articles/chiplets-piecing-together-next-generation-chips-part-i）
2. 設計・EDA へのインパクト
チップレット導入の拡大に伴い、EDA（Electronic Design Automation）ツールにも大きな転換が求められる。物理配置配線、タイミング解析、シグナルインテグリティ（SI）といった設計段階では、従来 SoC フローでは対応しきれない複雑性が生じるためだ。
米国ケイデンス・デザイン・システムズやシノプシスは、3D-IC およびチップレット対応の統合 EDA プラットフォームを拡充。また、インターポーザやアクティブブリッジといった新しいインターコネクト技術に対応するため、IP 再利用やパッケージ設計の早期段階からの協調設計が不可欠となっている。
注目集まる日本企業の“ベスト・イン・クラス”戦略
日本は TSV（シリコン貫通ビア）や RDL（再配線層）など先端パッケージ基盤材料で強みを持つ。住友化学や JSR、信越化学が供給するフォトレジストや絶縁材料はチップレット実装の基礎を支えている。また、SCREEN やディスコといった製造装置メーカーも、高精度なダイ分割や研磨装置で重要な役割を担う。
さらに、富士通セミコンダクターやロームは独自のアナログ IP やパワーデバイスとの協調設計においてチップレット活用の可能性を秘める。特定技術に特化した“ベスト・イン・クラス”戦略で国際競争に挑む日本企業のアプローチに注目が集まっている。
設計だけでなく各要素での連携と特化が鍵
チップレットアーキテクチャは HPC 時代における設計革新の象徴だ。その導入は単なる設計手法の変化にとどまらず、EDA ツール、設計組織、さらには産業エコシステム全体の再編を促す可能性がある。
日本企業がこの流れで真価を発揮するには、設計だけでなく材料・製造・IP 開発といった各要素での連携と特化が鍵となる。特に複数企業間での“チップレット共創”を進めるには、UCIe コンソーシアム など標準化活動への積極参加が国際競争力向上に不可欠だろう。
この記事は SEMICON.TODAY 編集部の坂土直隆 が構成を担当しました。